笔记4- vivado simulation 使用

1、 创建激励测试文件

输入激励代码

`timescale 1ns / 1ps

module led_sim();     
 
reg                 clk             ;
reg                 rst_n           ;

wire [3-1:0]        led_out         ;

parameter           CLK_CYCLE = 20  ;   //  20ns 

initial begin
    clk = 0;
    forever begin
        #(CLK_CYCLE/2);
        clk = ~clk;
    end
end

initial begin
   #1;
   rst_n = 0;
   #(CLK_CYCLE*5);
   rst_n = 1;
end

//例化
led_prj     u_led_prj(         
                        .clk            (clk        )        ,           //50M--20ns
                        .rst_n          (rst_n      )        ,
                        .led_out        (led_out    )        
);

endmodule

开始放着呢

 

 

 上面是没考虑布局布线的实际延时，点击布局布线

在进行一次仿真

 

 在进行仿真查看波形，与上面对比看出是有差别的，可以看出此时仿真时序中考虑了传输延时