initial使用的要点
摘要：
Abstract 虽然RTL不会用到initial但是写testbench经常用到。 Introduction 1.在#0時啟動initial。2.只能被執行一次。3.所有的initial block皆同時執行。4.須使用reg 阅读全文
posted @ 2016-07-03 20:39 趋之若鹜 阅读(643) 评论(0) 推荐(0) 编辑
边沿检测电路设计verilog
摘要：
Abstract 边沿检测电路(edge detection circuit)是个常用的基本电路。 Introduction 所谓边沿检测就是对前一个clock状态和目前clock状态的比较，如果是由0变为1，能够检测到上升沿，则称为上升沿检测电路(posedge edge detection ci 阅读全文
posted @ 2016-07-03 20:12 趋之若鹜 阅读(12747) 评论(1) 推荐(1) 编辑
