2022年6月15日
Verilog的基本语法
摘要： 1.标识符 标识符：模块名、变量名、常量名 Verilog是大小写敏感的（a和A是不同的）标识符：任意一组字母、数字、$、_的组合标识符的第一个字母必须是字母或下划线书写标识符时应该简洁明了清晰，最好能够体现含义，如 clk_50M:表示50兆赫兹时钟 cpu_addr:表示CPU的地址线 2.变量 阅读全文
posted @ 2022-06-15 23:09 专注it 阅读(717) 评论(0) 推荐(0) 编辑