摘要：
避免意外生成锁存器 使用always块生成组合逻辑电路时，如果变量所有可能的取值没有被考虑完全 ，那么综合后可能会出现锁存器。如下面代码所示： module latch_test( a,b,d, c);input [1:0] a,b,d;output [1:0] c;reg [1:0] c; alw 阅读全文
摘要：
直接上RTL代码\testbench\仿真图、状态图 module test_moore ( clk,rst_n,data_in,out_test ); parameter IDLE = 4'b0000, state1 = 4'b0001, state2 = 4'b0010, state3 = 4' 阅读全文
摘要：
1 module sort3 2 ( 3 data_in1,data_in2,data_in3, 4 data_out1,data_out2,data_out3, 5 clk,reset 6 ); 7 8 output [7:0] data_out1,data_out2,data_out3; 9 i 阅读全文