2016年8月17日
Verilog利用$fdisplay命令往文件中写入数据
摘要： 最近在做的事情是，用FPGA生成一些满足特定分布的序列。因此为了验证我生成的序列是否拥有预期的性质，我需要将生成的数据提取出来并且放到MATLAB中做数据分析。 但是网上的程序很乱，表示看不懂==其实特别简单的一个命令，不知道别人为什么搞那么复杂。 在testbench里面写的主要语句： 主要步骤就 阅读全文
posted @ 2016-08-17 16:55 BeWild 阅读(17901) 评论(0) 推荐(1) 编辑