2019年10月1日
No.6 Verilog 其他论题
摘要： （1）任务 **任务类似于一段程序，可以提供一种能力，使设计者可以从设计描述的不同位置执行共同的代码段。任务可以包含时序控制， 可以调用其它任务和函数。 任务的定义格式： task[automatic] task_id; [declarations] procedural_statement end 阅读全文
posted @ 2019-10-01 00:17 vilicute 阅读(300) 评论(0) 推荐(0) 编辑

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