摘要：
模块 module <模块名> (<模块端口列表>, <端口声明>(若有), <参数声明>(可选)); ... // 模块内容 // 1 - wire, reg和其他类型的变量声明； // 2 - 数据流语句（assign）； // 3 - 低层模块实例； // 4 - always和initial 阅读全文
摘要：
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog由Gateway Design Automatio 阅读全文