Verilog 瞎写

1. case()~endcase

case是多路选择模块，case中有几个选项就有几个线路，没有优先级之分，而if ~ else则不同，if ~ else有既有优先级。
case ~ endcase需要包裹在always块中，即使是用作组合逻辑也一样。

2. T触发器

T触发器的特性方程
Qn+1 = T Qn ' +T ' Qn