2018年11月27日
VHDL 数字时钟设计
摘要： 序言 这个是我在做FPGA界的HelloWorld——数字钟设计时随手写下的，再现了数字钟设计的过程 目标分析 1. 时钟具有时分秒的显示，需6个数码管。为了减小功耗采用扫描法显示 2. 按键设置时间，需要对按键进行消抖 3. 时分秒即为2个60进制计数器，一个24进制计数器。 模块设计 综上所述， 阅读全文
posted @ 2018-11-27 16:19 灰太狼的喜羊羊 阅读(6355) 评论(1) 推荐(0) 编辑
VHDL 类型转换
摘要： STD_LOGIC_1164包集合 函 数 名 | 功 能 : |: TO_STDLOGICVECTOR(A) |由BIT_VECTOR转换为STD_LOGIC_VECTOR TO_BITVECTOR(A) |由STD_LOGIC_VECTO转换为BIT_VECTOR TO_STDLOGIC(A) 阅读全文
posted @ 2018-11-27 13:01 灰太狼的喜羊羊 阅读(634) 评论(0) 推荐(0) 编辑