IP包设计
IP包
IP核(Intellectual Property core)就是知识产权核或知识产权模块的意思，用于配置FPGA或其它硅芯片上的逻辑资源。
引用链接https://blog.csdn.net/u012224606/article/details/60958524
IP(Intelligent Property)核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。到了SOC阶段，IP核设计已经成为ASIC电路设计公司和FPGA提供商的重要任务，也是其实力体现。对于FPGA开发软件，其提供的IP核越丰富，用户的设计就越方便，其市场占用率就越高。
IP(Intellectual Property)就是常说的知识产权。美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC、ASSP和PLD等当中，并且是预先设计好的电路模块。IP核模块有行为(Behavior)、结构(Structure)和物理(Physical)三级不同程度的设计，对应描述功能行为的不同分为三类，即软核(Soft IP Core)、完成结构描述的固核(Firm IP Core)和基于物理描述并经过工艺验证的硬核(Hard IP Core)。
从IP核的提供方式上，通常将其分为软核、固核和硬核三类。从完成IP核所花费的成本来讲，硬核代价最大；从灵活性来讲，软核的可复用使用性最高。
软核(Soft IP Core)
软核在EDA设计领域指的是综合之前的寄存器传输级(RTL)模型；具体在FPGA设计中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。其优点是灵活性高、可移植性强，允许用户自配置；缺点是对模块的预测性较低，在后续设计中存在发生错误的可能性，有一定的设计风险。软核是IP核应用最广泛的形式。
固核(Firm IP Core)
固核在EDA设计领域指的是带有平面规划信息的网表；具体在FPGA设计中可以看做带有布局规划的软核，通常以RTL代码和对应具体工艺网表的混合形式提供。将RTL描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。和软核相比，固核的设计灵活性较差，但在可靠性上有较大提高。
硬核(Hard IP Core)
硬核在EDA设计领域指经过验证的设计版图；具体在FPGA设计中指布局和工艺固定、经过前段和后端验证的设计，设计人员不能对其修改。不能修改的原因有两个：首先是系统设计对各个模块的时序要求很严格，不允许打乱已有的物理版图；其次是保护知识产权的要求，不允许设计人员对其有任何改动。IP硬核的不许修改特点使其复用有一定的困难，因此只能用于某些特定应用，使用范围较窄。
也有的地方只把IP核划分为软核和硬核，软核指提供源代码或者门电路网表的IP核，硬IP核指经过综合、布局、布线的IP核或者是提供晶体管布局的IP核。
IP核下载网站
opencores
Vivado也自带丰富IP核
创建自己的IP核
有四种常用的创建IP核的方法
- HDL硬件描述语言，可以最大化控制外设功能。可以把已有的HDL设计转变为IP包。
- System Generator 基于模型做硬件设计。System Generator设计可以被Vivado 的IP Packager打包为IP模块并引入Vivado IP Catalog
- HDL Coder 这个工具在MATLAB内运行，可以根据MATLAB函数产生可综合的HDL代码，再生成IP包
- Vivado High-Level Synthesis 把C/C++设计转化为RTL设计(VHDL/Verilog/SystemC)
下面是Vivado HLS的设计工作流
Vivado HLS可以输出3种RTL格式IP-XACT、IP-Core、SysGen
- IP-XACT 广泛使用的描述IP的模板，与具体工具无关，使用Vivado IP Catalog应选此格式
- IP-Core 你的IP会被输出成输入到XPS的格式
- SysGen 输出成输入到System Generator设计中的包
另外，当使用HDL设计通过AXI接口通信的IP核时，要严格遵守Xilinx IP Packager的外设信号命名规范。IP核的顶层文件定义了设计接口，列出了总线接口上的默认连接和端口，它还列出了所有的通用变量并指定了默认值。
