时序约束模型（1）让数据多延时一点

 时序约束模型（2）让时钟多延时一点

对于第一种时序约束模式，如果PLL采用的右移，那么需要采用multicycle约束

 使用第二个上升沿进行时序分析

对于DDR的时序分析

边沿对齐模式，此种方式使得时钟延时尽量大

 对于DDR的约束 需要勾选Add Delay，否则会覆盖掉之前的约束

如果set up违例，说明数据来的太晚，此时可以考虑增加时钟的延时，使用原语进行时钟的延时，具体可以参考时序约束（2）

 中心对齐模式，此种方式使得数据延时尽量大

 正向移动时，使用false path + multicycle进行约束

 参照上图，对不需要的设置False,并设置为建立还是保持，其余的类似

    

 使用multicycle分析，最后改成-1