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2020年5月9日
[转]windriver 自动生成pcie驱动
摘要: 原文链接: https://blog.csdn.net/shuchangsc/article/details/103296081 https://blog.csdn.net/shuchangsc/article/details/103290479
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posted @ 2020-05-09 13:50 tubujia
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2020年4月27日
[转]PCIe接口管脚说明
摘要: 原文链接: http://www.360doc.com/content/12/1024/21/4263355_243578209.shtml
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posted @ 2020-04-27 16:34 tubujia
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2020年4月24日
[转]UDP主要丢包原因及具体问题分析
摘要: UDP主要丢包原因及具体问题分析 一、主要丢包原因 1、接收端处理时间过长导致丢包:调用recv方法接收端收到数据后,处理数据花了一些时间,处理完后再次调用recv方法,在这二次调用间隔里,发过来的包可能丢失。对于这种情况可以修改接收端,将包接收后存入一个缓冲区,然后迅速返回继续recv。 2、发送
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posted @ 2020-04-24 14:41 tubujia
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2020年3月5日
[转]a10 pcie dma应用简单介绍
摘要: 1. PCIe DMA应用屏蔽了复杂的协议,将FPGA的RAM直接映射到PC的物理地址内存中,A10 pcie DMA控制器可以例化在IP核内部,DMA的寄存器端口被接到BAR0上,pc通过对BAR0地址的读写就可以操作DMA,BAR0-BAR1都是32位,组合起来成为1个64位的空间。BAR2用于
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posted @ 2020-03-05 17:15 tubujia
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[转]Altera Arria10 FPGA PCIe Avalon-MM DMA设计
摘要: FPGA设计DMA原理框图如下,实际应用中把双口RAM换成自己的IP即可,首先使能了内部Descriptor Controller,那么BAR0默认连接到了Descriptor,若想通过PCIe BAR来访问寄存器,就必须得添加一个BAR4,其实可以不用使能内部的Descriptor Control
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posted @ 2020-03-05 16:45 tubujia
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2019年12月9日
[转]Altium Designer 差分线、等长线
摘要: 旧版本 https://www.jianshu.com/p/128652dc0573 https://blog.csdn.net/qq_35622134/article/details/80656786 AD19 https://www.cnblogs.com/icefree/p/10951020.
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posted @ 2019-12-09 19:18 tubujia
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2019年11月27日
[转]Git教程
摘要: 转载链接: https://www.cnblogs.com/best/p/7474442.html
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posted @ 2019-11-27 17:45 tubujia
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2019年11月11日
[转]AD多层板总结
摘要: 一、如果电路板的层数越多,特殊信号层、地层和电源层的排列组合的种类也就越多,如何来确定哪种组合方式最优也越困难,但总的原则有以下几条:(1)信号层应该与一个内电层相邻(内部电源/地层),利用内电层的大铜膜来为信号层提供屏蔽。(2)内部电源层和地层之间应该紧密耦合,也就是说,内部电源层和地层之间的介质
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posted @ 2019-11-11 22:12 tubujia
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2019年11月2日
[转]Altium Designer 19 单层显示
摘要: 原文链接: https://www.cnblogs.com/OceanF/p/10913459.html
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posted @ 2019-11-02 06:37 tubujia
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2019年11月1日
[转]再也不用担心收到AD公司的律师函了
摘要: http://www.51hei.com/bbs/dpj-56975-1.html
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posted @ 2019-11-01 17:31 tubujia
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