摘要： 新建一个工程 选择工程保存路径，为工程取一个名字 Page 2 of 5 直接点击next Page 4 of 5 直接点击next 下面为工程添加文件 需要注意模块名和模块所在文件的文件名要一致，下面的代码保存在Wave.v这个文件中 module Wave( input i_clk, input 阅读全文

摘要： 概述 Altera提供了早期FPGA设计功耗估算工具-EPE，当设计基本完成时候，Altera的设计软件QuartusII提供PowerPlay Power Analyzer工具给设计者进行功耗估算。EPE是一个EXEL表格，在Altera的网站上可以下载得到。PowerPlay Power Ana 阅读全文

摘要： Quartus II是一款功能强大的EDA软件。在这个继承开发环境中，PLD使用者可以完成编辑、编译、仿真、综合、布局布线、时序分析、生成编程文件、编程等全套PLD开发流程。 Quartus II以工程（Project）为单位管理文件。保证了设计文件的独立性和完整性。 由于Quartus II功能众 阅读全文

摘要： 最近在调试一个LVDS的屏显功能，涉及到了一些LVDS的东东，简单地整理如下，后续会再补充。 （1）对于altera FPGA（CYCLONE III） 1、对于作为LVDS传输的BANK必须接2.5V的VCCIO； 2、左右BANK（即1/2/5/6 BANK）的LVDS发送差分对信号无需外接匹配 阅读全文

摘要： TCP/IP 协议早已是网络的标准语言。随着Internet SCSI、Remote Diret Memory Access这些网络存贮标准的问世和实用化，从某种意义上说，TCP/IP又成了一种存贮协议。 我们知道，用TCP/IP协议处理网络流量，要占用大量服务器资源。为了减轻服务器的压力，一种称为 阅读全文

摘要： 在使用LVDS电平标准时，你应该关注的是LVDS接口的信号特性而不是接口缓冲器的供电电源特性。只要这两种接口（1.8V和2.5V）能够提供相同的共模电压和相匹配的输入输出差分摆幅，那么它们之间的直流耦合互联是没有问题的。对于缓冲器的供电来说，供电电压要落在器件推荐的电压范围之内这也很重要，这样接口缓 阅读全文

摘要： FIFO是先进先出，可以用fifo来处理跨时钟域的数据传输问题，用到的地方特别多，一定要搞会。 在学习调用fifo的IP核中发现有normal synchronous FIFO mode 和 Show-ahead synchronous FIFO mode这两种模式，就研究一下。 研究 IP 核最方 阅读全文

摘要： 供电和参考引脚 VCCINT：类型：Power功能：内核电压 1.2V/5%。负责给内部逻辑阵列电源引脚供电。引脚：共 12 个引脚，包括：10、40、53、61、74、115、129、140、163、190、204、228。 VCCIO[1..8]：类型：Power功能：I/O 供电电压，共 8 阅读全文

摘要： CMOS数字电路的空闲引脚，应该根据CMOS数字电路的种类、引脚的功能和电路的逻辑要求 ，分 不同的情况进行处理。 1.对于多余的输出端一般应该悬空; 2.对于一个集成块中多余不用的门电路或触发器，应该将其所有的输入端接地(或接正电 源Vcc); 3.对于与门、与非门多余的输入端，可将其接正电源Vc 阅读全文

摘要： 转chenzelin2009的csdn博客：http://blog.csdn.net/chenzelin2009/article/details/5751251# Altium Designer的多图纸功能感觉比较方便；今天翻了下徐老师《Altium Designer 快速入门》里面关于多图纸设计的 阅读全文