摘要：
1. VHDL目前常用库文件 目前写VHDL程序时，大部分人已经熟悉的库调用如下所示： 这几个库文件的源码可以在IEEE库文件链接中查看，首先阐述一下这些文件的内容和主要作用： - std_logic_1164 : 声明了std_Ulogic类型及其决断子类型std_logic，也声明了这种类型构成
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posted @ 2018-06-29 16:02
tubujia
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首先介绍一下我的硬件平台：使用的开发板为米联客出的MIZ702，这个开发板与ZedBoard是兼容的。 Vivado硬件调试有几种手段：ILA（集成逻辑分析器Integrated Logic Analyzer）、VIO（虚拟I/O Virtual Input/Output）、Jtag-to-AXI等
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posted @ 2018-06-29 13:44
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摘要：
Vivado中ILA的使用 1.编写RTL代码 其中需要说明的是(* keep = "TRUE" *)语句的意识是保持cnt信号不被综合掉，方便以后的调试，是否可以理解为引出这个寄存器信号。 2.加入ILA核 3.配置ILA核 需要配置的参数主要有三个：1.Component Name,组件的名字，
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posted @ 2018-06-29 13:38
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最近两个月开始用Vivado做项目，之前一直用ISE开发，个人觉得ISE方便好用，而Vivado编译又慢，还占内存，打开一个工程就需要好半天，可视化界面感觉也没什么用处，不如模块化的代码来的简单，而且还有一些bug。无奈xilinx公司不再开发ISE，到14.7就结束了，以后的芯片只能用Vivado
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posted @ 2018-06-29 13:01
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（一）AXI总线是什么？ AXI是ARM 1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。 AXI4：主要面向高性能地址映射通信的需求； AXI4-Lite：是一个简单地吞吐量地址映射性通信总线； AXI
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posted @ 2018-06-29 12:04
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1）点击bitstream setting ，将 bin_file 勾上，点击 OK。 2）点击 generate bitstream ，生成 bit 文件和 bin 文件 3）点击 open hardware manager，连接板子。 4）选中芯片，右键如下操作。 5)选择开发板上的 flash
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posted @ 2018-06-29 11:12
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本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享，通过zynq PS端的Master GP0端口向BRAM写数据，然后再通过PS端的Mater GP1把数据读出来，将结果打印输出到串口终端显示。 涉及到AXI BRAM Controller 和 Block Memery
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posted @ 2018-06-29 10:57
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本文介绍在zynq中三种实现GPIO的方式，分别为MIO、EMIO和IP方式。 MIO和EMIO方式是使用PS部分的GPIO模块来实现GPIO功能的，支持54个MIO（可输出三态）、64个输入和128个输出（64个输出和64个输出使能）EMIO 而IP方式是在PL部分实现 GPIO功能，PS部分通过
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posted @ 2018-06-29 09:21
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选择distributed memory generator和block memorygenerator标准： Dram和bram区别： 1、bram 的输出需要时钟，dram在给出地址后既可输出数据。 2、bram有较大的存储空间，是fpga定制的ram资源；而dram是逻辑单元拼出来的，浪费LU
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posted @ 2018-06-29 08:51
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