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tubujia
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2019年10月22日
[转]Verilog综合时wire和reg如何防止被优化
摘要: https://www.cnblogs.com/daqiang/archive/2012/06/04/2535270.html https://blog.csdn.net/tianyake_1/article/details/50463633
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posted @ 2019-10-22 14:55 tubujia
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