供电和参考引脚
VCCINT：
类型：Power
功能：内核电压 1.2V/5%。负责给内部逻辑阵列电源引脚供电。
引脚：共 12 个引脚，包括：10、40、53、61、74、115、129、140、163、190、204、228。
VCCIO[1..8]：
类型：Power
功能：I/O 供电电压，共 8 个块，每个块供电电压可不一样，支持所有 I/O 输入输出标准。驱动 JTAG 口（TMS、TCK、TDI 和 TDO）和以下引脚：nCONFIG, DCLK, DATA[15..0], nCE, nCEO,nWE, nRESET, nOE, FLASH_nCE, nCSO and CLKUSR。
引脚：共 16 个引脚，包括：7、15（Bank1）；35、47（Bank2）；66、77（Bank3）；96、104（Bank4）；124、136（Bank5）；154、170（Bank6）；192、206（Bank7）；213、225（Bank8）。
GND：
类型：Ground
功能：器件所有的 GND 引脚应连接到板子地上。
引脚：共 27 个引脚，包括：11、16、36、42、48、54、62、67、75、79、97、105、116、125、130、138、141、156、165、172、191、193、205、208、215、227、229。
GNDA：
类型：Ground
功能：PLL 的地。需要和 GND 相连接。
引脚：共包括 4 个引脚，59（GNDA1）179（GNDA2）2（GNDA3）122（GNDA4）。
VREFB[1..8]N[0..2]:
类型：I/O
功能：参考电压引脚供电。给每个块输入参考电压，如果某个块使用参考电压作为 I/O 口标准，这个块对应的参考电压引脚需要接到电源上。如果不用，则直接接地。
引脚：共 16 个引脚，包括：13、39、76、114、139、169、184、223（VREFB1N0~ VREFB8N0）；22、46、63、107、133、161、195、235（VREFB1N1~ VREFB8N1）。
VCCA[1..4]：
类型：Power
功能：给锁相环模拟供电以及其他模拟设备供电，2.5V。
引脚：共 4 个引脚，包括： 58、178、3、123（VCCA1~VCCA4）。
VCCD_PLL[1..4]：
类型：Power
功能：PLL 数字供电电压，1.2V。
引脚：共有 4 个引脚，60、180、1、121（VDD_PLL1~VDD_PLL4）。
RUP[1..4]：
类型：I/O，input
功能：（复用功能引脚）片上端接（OCT）参考引脚块 I / O 组 2，4，5，和 7。若使用时，外部必须接精密电阻，不用时为普通 I/O 口（暂时不用，不深究）。
引脚：包括 4 个引脚：51、111、126、187（RUP1~RUP4）。
专用配置/JTAG 引脚
DATA0：
类型：Input（PS，FPP，AS）Bidirectional open drain （AP）
功能：专用配置输入引脚。在串行配置模式下，通过此引脚接收位宽配置数据。在 AS 模式下，DATA0 内部有个上拉电阻并始终有效。AS 配置后，DATA0 是一个专用的用户可控制的输入引脚。DATA0 用作 PP 或者 PS 配置后，可作为 I/O，该引脚的状态取决于两引脚的设置。AP 配置后，DATA0 是一个专用的用户可控制的定双向引脚。
引脚：共 1 脚，24。
MSEL[3..0]：
类型：Input
功能：配置引脚，用于设定 Cyclone III 的配置方案。这些引脚必须要硬件连接到 VCCA 或者GND。Cyclone III 中一些较小的器件和封装不支持 AP flash 编程，并且不具备MESL[3]脚。
引脚：共 3 个，155、157、158（MSEL0~MSEL2）
nCE：
类型：Input
功能：专用芯片使能脚，低电平有效。nCE 低时，设备使能；nCE 高时，设备禁用。
引脚：共 1 个，30。
nCONFIG：
类型：Input
功能：专用高配置控制输入。在用户模式下拉低此脚会丢失 FPGA 的配置数据，并进入复位状态，并使所有 I/O 口变成三态（高阻态）。此引脚变成高电平时，会进行重新配置。该引脚上的缓冲器支持滞后，可以用施密特触发器。
引脚：共 1 个，25。
CONF_DONE：
类型：Bidirectional （open drain）
功能：专用配置状态引脚。输出状态。在配置之前和配置器件 CONF_DONE 应驱动至低电平。一旦所有的配置数据没有错误，初始化周期开始，CON_DONE 被释放。作为输入状态，CON_DONE 接收到所有的数据后，变为高电平。然后设备初始化，进入用户模式。
引脚：共 1 个，153。
nSTATUS：
类型：Bidirectional （open drain）
功能：专用配置状态脚。在 FPGA 上电后，和在 POR 时间后释放（断电），立即驱动 nSTATUS为低。作为输出状态，在配置过程中出现错误时，nSTATUS 被拉低。作为输入状态，在配置和初始化期间，nSTATUS 被外部拉低时，将会产生错误。（初始化和配置期间，这个叫是处于输入状态时，不要拉低！）
引脚：共 1 个，17。
TCK：
类型：Input
功能：JTAG 专用输入脚，将 TCK 连到地，JTAG 电路禁止。
引脚：共 1 个，27.
TMS：
类型：Input
功能：JTAG 专用输入脚，将 TMS 连到 VCC（+3.3V），JTAG 电路禁止。
引脚：共 1 个，28。
TDI：
类型：Input
功能：JTAG 专用输入脚，将 TDI 连到 VCC（+3.3V），JTAG 电路禁止。
引脚：共 1 个，26。
TDO：
类型：Output
功能：JTAG 专用输出脚。
引脚：共 1 个，29。
时钟和锁相环引脚
CLK[0,2,4,6,9,11,13,15], DIFFCLK_[0..7]p：
类型：Clock，Input
功能：专用全局时钟输入引脚，也可以用于差分全局时钟输入的正端或者用户输入引脚。差分 P。
引脚：31（CLK0）、33（CLK2）、152（CLK4）、150（CLK6）、210（CLK9）、212（CLK11）、91（CLK13）、89（CLK15）。
CLK[1,3,5,7,8,10,12,14], DIFFCLK_[0..7]n：
类型：Clock，Input
功能：专用全局时钟输入引脚，也可以用于差分全局时钟输入的负端或者用户输入引脚。差分 N。
引脚：32（CLK1）、34（CLK3）、151（CLK4）、149（CLK7）、209（CLK8）、211（CLK10）、92（CLK12）、90（CLK14）。
PLL[1..4]_CLKOUT[p,n]：
类型：I/O，Output
功能：I / O 引脚可用作两个单端时钟输出或一个差分时钟输出对。如果他是有 PLL 推送输出的话，这些引脚只能使用差分 I / O 标准。
引脚：共 8 个，4 个差分对，分别是：69,70（PLL1_CLKOUTp，PLL1_CLKOUTn）、185,186（PLL2_CLKOUTp，PLL2_CLKOUTn）、239,240（PLL3_CLKOUTp，PLL3_CLKOUTn）、117,118（PLL4_CLKOUTp，PLL4_CLKOUTn）。
可选/复用配置引脚
DCLK：
类型：Input（PS，FPP）I/O，Output（AS,AP）
功能：配置时钟引脚。在 PS 和 PP 配置模式下，DCLK 是中配置数据从外部元到 Cyclone III器件。在 AS 和 AP 模式下，DCLK 是配置接口提供定时的 Cyclone 器件的输出。在 AP 配置后，改引脚可作为用户 I/O 引脚可选的用户控制。
引脚：共 1 个，23。
nCEO：
类型：I/O，Output
功能：设置完成时，输出驱动拉低。
引脚：共 1 个，162。
FLASH_nCE,nCSO：
类型：I/O，Output
功能：该引脚的功能在 AP 模式下表现为 FLASH_nCE，在 AS 模式下表现为 nCSO。该引脚内部有一个上拉电阻，并始终有效。nCSO:在串行配置（AS）模式下，从 Cyclone III 器件输出控制信号到配置器件，使能配置器件。FLASH_nCE：在 AP 模式下，从 Cyclone III 器件输出控制信号到并行 flash 中，使能 flash。
引脚：共 1 个，14。
DATA1，ASDO：
类型：Input（FPP）Output（AS）Bidirectional opne-drain（AP）
功能：该引脚在 PS，FPP，AP 模式下，是 DATA1；在 AS 模式下是 ASDO。DATA1：在非 AS 模式下，作为数据输入脚。通过 DATA[7..0]或者 DATA[15..0]向目标设备发送全字节或字宽数据。在 PS 配置方案中，DATA1 作为用户的 I/O 引脚，是三态。FPP 配置后，作为用户 I/O 脚，该脚的状态取决于两用引脚设置。AP 配置后，DATA1 是一个专门的双向用户可选配引脚。ASDO：在 AS 模式下用于通过控制 Cyclone III 到配置器件的信号，来读取数据。在 AS 模式下，这个 ASDO 引脚有一个内部上拉电阻，始终有效。在 AS 配置后，该引脚是一个专用于输出的用户可选择引脚。
引脚:共 1 个,12 脚。
DATA[7..2]：
类型：Input（FPP）Bidirectional opne-drain（AP）
功能:数据输入。将全字节或全字宽的数据通过 DATA[7..0]或者 DATA[15..0]发送至目标设备上。在AS或者PS的配置方案中,在配置过程中,扮演用户I/O的角色,即三态(高阻态).经过 AP的配置后,DATA[7..2]专用于双向用户可选的引脚。
引脚:218、219、221、226、231、232（DATA2~ DATA7）。
DATA[15..8]：
类型：Bidirectional opne-drain（AP）
功能: 数据输入。将全字节或全字宽的数据通过DATA[7..0]或者DATA[15..0]发送至目标设备上。在 AS 或者 PS 的配置方案中,在配置过程中,扮演用户 I/O 的角色,即三态(高阻态)。经过 AP 配置后，DATA[15..8]专用于用户可选的引脚.
引脚：233（DATA9）、234（DATA10）、236（DATA12）、224（DATA14）。
PADD[23..0]：
类型：I/O，Output（AP）
功能：从 Cyclone III 到并行闪存的 24 位地址总线。
引脚：194（PADD2）、196（PADD3）、200（PADD4）、201（PADD6）、202（PADD7）、203（PADD8）、207（PADD12）、214（PADD17）、220（PADD18）、222（PADD19）、176（PADD20）。
nRESET:
类型：I/O，Output（AP）
功能：复位，低电平有效。nRSET 为低时，复位并行闪存。
引脚：Q240 封装无。
nAVD：
类型：I/O，Output（AP）
功能：地址输出，低电平有效。并行闪存读写时，驱动 nAVD 为低有效。
引脚：174。
nOE：
类型：I/O，Output（AP）
功能：并行闪存读使能脚，低电平有效。在读操作时，驱动 nOE 为低，使能并行闪存输出。
引脚：168。
nWE：
类型：I/O，Output（AP）
功能：并行闪存写是使能脚，低有效。在写操作时，驱动 nWE 为低，使能并行闪存输出。
引脚：167。
CRC_ERROR:
类型：I/O，Output
功能：高有效，高电平时表示错误检测电路检测到在配置 SRAM 位的时出现错误。引脚是可选复用的，用来当做 CRC 错误检测电路使能。该引脚可在 Quartus II 软件中设置成开漏输出。
引脚：160。
DEV_CLRn：
类型：I/O（when option off）Input（when option on）
功能：可选芯片复位引脚，允许覆盖清楚所有器件寄存器。
引脚：145。
DEV_OE：
类型：I/O（when option off）Input（when option on）
功能：可选引脚，允许用户再覆盖所有器件为三态。
引脚：144。
INIT_DONE:
类型：I/O，Output（open-drain）
功能：这是一个双重用途的状态引脚，档为当作 INI_DONE 使能时，可以用作 I/O。如果使能，从低到高的变化过程，表示器件进入用户模式过渡。如果 INT_DONE 输出使能，在配置之后，INT_DONE 引脚不可以用作 I/O 口。这个引脚可以使能通过使能 INIT_DONE 操作在Quartus II 软件中实现。
引脚：159。
CLKUSR：
类型：I/O，uput
功能：可选用户提供的时钟输入，用于同步一个或多个器件的初始化。如果此引脚未作为用户提供的配置时钟，可以做为一个用户 I/O 脚。这个引脚可以通过 Quartus II 软件打开 CLKUSR来实现使能。
引脚：164。
两用差分和外部存储器接口引脚
DIFFIO_[L,R,T,B][0..61][n,p]：
类型：I/O, TX/RX channel
功能：两用差分发射器/接收通道。这些信道可以兼容 LVDS 的发送和接收。p 代表 positive，n 代表 negative。如果不适用差分信号，这些引脚可以作为用户 I/O 引脚。
DQS[0..5][L,R,T,B]/CQ[1,3,5][L,R,T,B][#],DPCLK[0..11]：
类型：I/O, DQS/CQ, DPCLK
功能：两用 DPCLK/ DQS 引脚可以连接到全局时钟网络的高扇出控制信号，如时钟，异步清零，预置，时钟使能。它也可以作为可选的数据选通脉冲信号，用于在外部存储器接口。这些管脚驱动专用 DQS 相移电路，允许微调的输入时钟的相移或闪光灯正确对齐需要捕捉数据的时钟边沿。
DQS[0..5][L,R,T,B]/CQ[1,3,5][L,R,T,B][#],CDPCLK[0..7]：
类型：I/O, DQS/CQ, CDPCLK
功能：两用 CDPCLK/ DQS 引脚可以连接到全局时钟网络的高扇出控制信号，如时钟，异步清零，预置，时钟使能。只有一个在每个角落的两个 CDPCLK 喂饱的时钟控制块一次。其他引脚可以用作通用 I / O 引脚。的 CDPCLK 信号产生更多的延迟时钟块控制，因为他们是被赶进时钟块控制之前复。它也可以作为可选的数据选通脉冲信号，用于在外部存储器接口。这些管脚驱动专用 DQS 相移电路，允许微调的输入时钟的相移或闪光灯正确对齐需要捕捉数据的时钟边沿。
DQ[0..5][L,R,T,B]：
类型：/O, DQ
功能：可选的数据信号，用于在外部存储器接口。
DM[0..5][L,R,B,T][0..1]/BWS#[0..5][L,R,T,B]：
类型：I/O, DM/BWS#
功能：数据屏蔽引脚时，只需要写入到 DDR SDRAM 和 DDR2 SDRAM 器件。 QDRII SRAM 器件使用的 BWS 信号选择字节被写入内存。 DM/ BWS＃引脚上的低电平信号表明写是有效的。驾驶 DM/ BWS＃脚高的内存掩盖了 DQ 信号的结果。
