会员
周边
众包
新闻
博问
闪存
赞助商
所有博客
当前博客
我的博客
我的园子
账号设置
简洁模式
...
退出登录
注册
登录
tubujia
博客园
首页
新随笔
联系
订阅
管理
【转】如何解决Verilog中参数化的赋值:赋全0,赋全1,赋全Z,赋全x
https://blog.csdn.net/u010554204/article/details/43239547
posted on
2020-11-21 23:48
tubujia
阅读(
672
) 评论(
0
)
编辑
收藏
举报
会员力量,点亮园子希望
刷新页面
返回顶部