这是我自己写的一个插件，可以自动生成模块端口，自动模块实例化（需要ctags支持），自动加入实例化接口，加入文件头，可以通过 package control安装（搜verilog automatic即可），github地址：https://github.com /Tian-Changsong/Verilog-Automatic，欢迎大家使用和反馈。
