摘要： 1、限幅滤波法****************************************************函数名称：AmplitudeLimiterFilter()-限幅滤波法*优点：能有效克服因偶然因素引起的脉冲干扰*缺点：无法抑制那种周期性的干扰，且平滑度差*说明： 1、调用函数 GetAD(),该函数用来取得当前值 2、变量说明 Value:最近一次有效采样的值，该变量为全局变量 NewValue:当前采样的值 ReturnValue:返回值 3、常量说明 A:两次采样的最大误差值，该值需要使用者根据实际情况设置*入口：Value... 阅读全文

摘要： 1、在命令行中尝试重新注册mscordbi.dll(regsvr32 mscordbi.dll)文件，该文件位于（C:/WINNT/Microsoft.NET/Framework/v1.1.4322请找到你本机的这个对应的目录）。 2、在命令行中尝试重新注册oleaut32.dll（regsvr32 oleaut32.dll）3、运行C:/Program Files/Common Files/Microsoft Shared/VS7Debug下面的mdm.exe /regserver以上运行的命令都是在visual studio .net 命令提示符中输入，并且要进入到上面所说的目录执行才有效 阅读全文

摘要： 刚接触VC编程的朋友往往对许多数据类型的转换感到迷惑不解，本文将介绍一些常用数据类型的使用。我们先定义一些常见类型变量借以说明int i = 100;long l = 2001;float f=300.2;double d=12345.119;char username[]= "程佩君 ";char temp[200];char *buf;CString str;_variant_t v1;_bstr_t v2;一、其它数据类型转换为字符串短整型(int)itoa(i,temp,10);///将i转换为字符串放入temp中,最后一个数字表示十进制itoa(i,tem... 阅读全文

摘要： 1.Error（10028）：Can't resolve multiple constant drivers for net “ ” at **.v两个进程里都有同一个条件判断的话，会产生并行信号冲突的问题。同一个信号不允许在多个进程中赋值，否则则为多驱动。进程的并行性决定了多进程不同能对同一个对象进行赋值。 阅读全文

摘要： “作为一名C++程序员，我们早已掌握了面向对象程序设计的基本概念，而且Java的语法无疑是非常熟悉的。事实上，Java本来就是从C++衍生出来的。” 然而，C++和Java之间仍存在一些显著的差异。可以这样说，这些差异代表着技术的极大进步。一旦我们弄清楚了这些差异，就会理解为什么说Java是一种优秀的程序设计语言。本附录将引导大家认识用于区分Java和C++的一些重要特征。 (1) 最大的障碍在于速度：解释过的Java要比C的执行速度慢上约20倍。无论什么都不能阻止Java语言进行编译。写作本书的时候，刚刚出现了一些准实时编译器，它们能显著加快速度。当然，我们完全有理由认为会出现适用于更多.. 阅读全文

摘要： 这是我在查verilog的有符号数和无符号数时看到的，觉得很好，转载于此，共同学习--------------------------------------------------------------------------------------------------------------------------verilog语法学习心得1.数字电路基础知识： 布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计2.数字系统的构成： 传感器 AD 数字处理器 DA 执行部件3.程序通在硬件上的执行过程： C语言(经过编译)-->该处理器的 阅读全文

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摘要： 记住这样一个规律就好了，凡是没有被门关过的信号都是不稳定的，都只是暂时的。所有的组合电路都是不可信的。是的，往往有很多的毛刺啊，或者中间过程啊不可避免的出现，这当然不是我们想要的东西。所以，在生成新的再生门之前，你最好把这个时钟信号用原来的那种门在关一下。‘用门关一下（寄存器）’这样你获得的会是一个干净的，纯粹的时钟信号。优先级：1. 异步清零信号 – aclr2. 上电复位信号, - pre3. 异步载入信号 – aload4. 使能信号 – ena5. 同步清零信号 – sclr6. 同步载入信号 – sload7. 数据输入信号 – data注：　显示查找表（Look-Up-Table) 阅读全文

摘要： 1。我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". 阅读全文

摘要： 1.wire 通常用于assign关键字制定的组合逻辑信号，在always外赋值； reg 常用来表示用于“always”模块内的指定信号，在always块里面赋值；2.通常在always块中使用阻塞赋值（b=a;）来产生组合逻辑； 通常在always块中使用非阻塞赋值（b<=a;）来产生时序逻辑；b<=a;c<=b; c为后来的b值；b=a;c=b;c为a值；3.只有寄存器类型的信号才可以在always和initial语句中赋值；4.always语句从0时刻开始，一直重复执行，由敏感表（always语句括号没的变量）中的变量触发；5.在begin end之间的语句是顺序执行 阅读全文