摘要： 1.wire 通常用于assign关键字制定的组合逻辑信号，在always外赋值； reg 常用来表示用于“always”模块内的指定信号，在always块里面赋值；2.通常在always块中使用阻塞赋值（b=a;）来产生组合逻辑； 通常在always块中使用非阻塞赋值（b<=a;）来产生时序逻辑；b<=a;c<=b; c为后来的b值；b=a;c=b;c为a值；3.只有寄存器类型的信号才可以在always和initial语句中赋值；4.always语句从0时刻开始，一直重复执行，由敏感表（always语句括号没的变量）中的变量触发；5.在begin end之间的语句是顺序执行 阅读全文

摘要： Testbench 例化应该把input 转换成reg ，output转换扯过wire ，inout也是wire。'timescale 1ns/1ps //单位 精度$display ("%d",a); 阅读全文