摘要：
基于Simulink的分频器设计，可设置脉冲源的周期以及分频数。与FPGA可相互验证。源周期为2e-8s，分频后的周期为12e-8s，即频率降为原来的1/6。顶层：Subsystem结构：这里用到了Trigger，上升沿触发（rising）Triggered Subsystem结构：Triggered Subsystem\Subsystem结构：原理： 1）u1记录上升沿的个数，最大到Num；2... 阅读全文
2010年11月18日 #
2010年11月15日 #
摘要：
8点FFT变换，并利用SRAM作为存储单元记录计算结果。 阅读全文
2010年6月12日 #
摘要：
1、Cmos sensor的主时钟是靠GPIO_1[11]引脚提供，也就是CCD_MCLK信号。根据语句always @(posedge CLOCK_50) CCD_MCLK=~CCD_MCLK可知，CCD_MCLK是25MHz的时钟信号，而25MHz正好是MT9M011这个sensor所需的主工作时钟。2、CCD_Capture每个时钟（CCD_PIXCLK=25MHz）捕获进来的数据CCD_D... 阅读全文
2010年6月5日 #
摘要：
在“DE2开发板上SRAM的使用”一文中，讨论了怎么操作SRAM，涉及到如何依次将数据存入SRAM的各个地址中，以及如何单次地提取出存入的数据以显示在数码管上。本文的工作：从SRAM中的任意给定的两个地址中，将其中的数据提取出来，并做加法运算。/////////////////////////////////////////////////////////*操作对象是ALT... 阅读全文
摘要：
//DE2开发板上512KB容量的SRAM读写//按KEY[1]可在iWR_ADDR~iWR_MAX_ADDR-1地址范围内写入数据，数据逐个加一//按KEY[2]可以读出存放在地址中的数据，地址由18位的拨档开关指定//系统复位信号DLY_RST由系统时钟CLOCK_50控制//采用PLL，使写入速度由10MHz时钟控制//版本v1.1：修正v1.0中多次按KEY[1]后某些地址中的数据会出现F... 阅读全文
2010年6月2日 #
摘要：
将Sdram_Control_4Port中的WR1/WR2/Rd1/Rd2直接置1或置0，似乎显示结果一切正常。难道这几个控制位是虚设的吗？这几个控制信号分别是接到sdram_fifo的wrreq/rdreq引脚上的。为何一直置0或置1对显示没有什么影响？哪位高人能帮忙解释解释。 阅读全文
2010年5月24日 #
摘要：
module myadder(idata1,idata2,odata1,odata2,clk,overflow);//输入input clk;input [3:0]idata1,idata2;//输出output [4:0]odata1;output overflow;output reg [3:0]odata2;//中间变量wire var1;wire [3:0]var2;///////////... 阅读全文
2010年5月23日 #
摘要：
尝试用modelsim for altera 对Altera FFT这个IP进行仿真，反反复复始终不成功。查阅了很多资料，无意中看到有篇文章提到，要仿真成功这个IP的话，需要以下三个Library：220model、Altera_mf，还有个最最关键的就是sgate！另外还有一点需要注意的是，在用modelsim仿真时，在compile的时候，需要把.v、.vo和.tb这3个文件都加上才可以，否则... 阅读全文
2010年4月13日 #
摘要：
用Modelsim—Altera对LPM做前仿时，把v文件编译好之后，Simulation——>Start simulation——>Library。此时，应添加如下路径（视modelsim for altera具体安装目录而定）中的220model和altera_mf。若直接选择下拉菜单中默认的220model和altera... 阅读全文
2010年4月1日 #
摘要：
实验中用来显示ALTERA DE2 Board的Img_DATA.hex文件到底有啥内容呢？本文揭示其中的奥秘。从此可以在显示器上show任意一张640*480大小的图像了。 阅读全文