henry

摘要： module myadder(idata1,idata2,odata1,odata2,clk,overflow);//输入input clk;input [3:0]idata1,idata2;//输出output [4:0]odata1;output overflow;output reg [3:0]odata2;//中间变量wire var1;wire [3:0]var2;///////////... 阅读全文