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01 2024 档案
verilog勘误系列之-->算术运算符运算失败
摘要:描述 在verilog代码设计时使用算术运算符与乘法搭配使用出现计算错误 原因 由于数据位宽设置不当导致 错误案例 wire signed [13:0] w01; wire signed [23:0] s01; reg signed [24:0] m01; reg signed [25:0] a1; 阅读全文
posted @ 2024-01-07 11:20 天若手提滑铲 阅读(94) 评论(0) 推荐(0) 编辑

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