合集-问题分析

verilog勘误系列之-->设计行为仿真和时序仿真不一致分析
摘要：描述 最近在vivado中设计一个计算器: 28bit有符号加减法,结果出现行为仿真和时序仿真不一致情况 原因 本篇是由于组合逻辑部分敏感信号使用错误导致 代码 r_a, r_b : 对计算数据a, b的寄存器存储, 也是计算器的数据输入 s_bit : 符号位 cout : 28bit计算器的进位 阅读全文
posted @ 2023-12-12 11:54 天若手提滑铲 阅读(996) 评论(0) 推荐(0)
verilog勘误系列之-->算术运算符运算失败
摘要：描述 在verilog代码设计时使用算术运算符与乘法搭配使用出现计算错误 原因 由于数据位宽设置不当导致 错误案例 wire signed [13:0] w01; wire signed [23:0] s01; reg signed [24:0] m01; reg signed [25:0] a1; 阅读全文
posted @ 2024-01-07 11:20 天若手提滑铲 阅读(172) 评论(0) 推荐(0)
FPGA驱动adc128s052的几个问题
摘要：FPGA驱动adc128s052的若干细节问题 usbblaster最好是直接与电脑USB口连接, 使用拓展坞会出现奇怪驱动问题. adc数据手册说明 附上adc128s052时序手册 ADC芯片cs引脚持续拉低,则每次采完16bit后继续新的16bit 注意 : adc128s052数据手册信号针 阅读全文
posted @ 2024-07-19 06:29 天若手提滑铲 阅读(238) 评论(0) 推荐(0)
fpga 在设计PID时一直被限幅
摘要：本次PI设计的是增量式PI 遇见问题 : 输出被直接限幅 可以看出输出一直被限制为416 原因分析 Code // 对比1, 被限幅 always@(posedge clk or posedge rstp) begin if(rstp) cnt_freq <= DEFAULT_CNT; else i 阅读全文
posted @ 2024-10-21 11:21 天若手提滑铲 阅读(73) 评论(0) 推荐(1)
zyqn7000串口中断阻塞
摘要：一、问题描述 在最近使用Ps串口中断的时候出现了一个很怪的现象：我一共使用了俩类中断：TTC中断以及串口中断，同时我在main函数中使用TTC中断标志使用printf打印了别的东西，结果出现了整个程序只能卡在串口中断 二、代码展示 如果将189-194行注释掉，那么整个系统是能够按照预期运行的，但是 阅读全文
posted @ 2024-11-25 15:39 天若手提滑铲 阅读(57) 评论(0) 推荐(0)
最近使用stm32遇见的一些坑
摘要：遇见很多无厘头的问题让人实在头疼 1.STM32 STLink v2 本来自己画一款控制板，开心焊接完后发现stlink用不了，本来之前一直使用usb typeC接口下载程序，后续因为特殊需求修改为只有stlink接口，但是发现用不来，不论如何修改stm32 cubeprogrammer都无法连接， 阅读全文
posted @ 2025-01-07 20:22 天若手提滑铲 阅读(52) 评论(0) 推荐(0)