Hello+World! - 博客园

2020年4月

摘要：光纤模块：SFP+光纤的协议标准除了有两组serdes之外还有一些控制信号，其中比较重要的是Tx_Disable信号，FPGA发送时需要设置为低电平。Los信号表示接收是否有光，仅仅是一个能量阈值的判断信号。接口... 阅读全文

posted @ 2020-04-25 17:49 Hello+World! 阅读(1873) 评论(0) 推荐(0) 编辑

摘要： xilinx对于高速收发接口gth有专门的验证方案ibert,FPGA的引脚按bank划分，gth类似不过是按Quad来算，每个Quad的结构如下：一共有4组收发对。每个Qual和管脚的位置都是绑定的，所以在... 阅读全文

posted @ 2020-04-25 17:04 Hello+World! 阅读(2263) 评论(0) 推荐(0) 编辑

摘要： xilinx在工程里新添加的ip核不会马上生成dcp文件，只有generate output products成功执行后才可以看到，我在使用ram ip时，设置了一个大容量(64KB)的ram发现generat... 阅读全文

posted @ 2020-04-25 16:08 Hello+World! 阅读(701) 评论(0) 推荐(0) 编辑

摘要： vivado下载失败,如下：我在网上找到的解决办法是：实际上这块板卡一直用的好好的，今天突然下载不进去了，不过此前一直有一个异常现象就是，我在FPGA里面做了两个Microblaze但只有一个能正常运行，另外一个... 阅读全文

posted @ 2020-04-25 15:26 Hello+World! 阅读(2758) 评论(0) 推荐(0) 编辑

摘要： vivado有时工程用着用着出现莫名的长时route不停止也不报错问题，本来最多需要一个小时的工程数个小时也没有结果，这个时候可以尝试新建一个工程把原设计（.bd/.v）文件（说明:.bd文件拷过来后，一般M... 阅读全文

posted @ 2020-04-25 15:09 Hello+World! 阅读(2756) 评论(0) 推荐(0) 编辑

2020年3月

摘要： Synth 8-5788:这个问题，提示的意思大概就是“变量置位和复位都有相同的优先级”，遇到这类似问题主要是没有在rstn时赋初始值，在rstn段给个初值"txclk_div<='b0;"，再次综合警告就没有了... 阅读全文

posted @ 2020-03-19 15:24 Hello+World! 阅读(584) 评论(0) 推荐(0) 编辑

摘要：经常在添加Debug Core ILA 后会遇到这个问题，字面意思就是说“这个调试ram需要独立的时钟CLKARDCLK和CLKBRWCLK，但实际DRC时发现这两个时钟是一样的。”虽然不太明白，但可以看到问题... 阅读全文

posted @ 2020-03-19 09:38 Hello+World! 阅读(831) 评论(0) 推荐(0) 编辑

摘要：有一段verilog代码我是这样写的：always @ ( posedge clk_125mhz or negedge rst_n)begin if(!rst_n) begin tx_data <=... 阅读全文

posted @ 2020-03-16 09:49 Hello+World! 阅读(637) 评论(0) 推荐(0) 编辑

2020年2月

摘要：右击编辑多行文字或双击：单行文字编辑[修改->特性->最后点击要修改的文字]：利用打断功能删除多余的边线：AutoCAD快捷键输入ST ,修改字体按住shift,进入正交缺少hztxt.shx字体问题：可以将hz... 阅读全文

posted @ 2020-02-08 08:26 Hello+World! 阅读(115) 评论(0) 推荐(0) 编辑

摘要：去掉小黑点：要去掉如上图所示的小黑点，先选中右击选择段落，在“换行分页”选项卡中去掉“与下段同页”选项即可；另一种方法是选中点击“正文”即可，但调整完后需要手动居中。图表编号的自动更新：选中右击图表,选... 阅读全文

posted @ 2020-02-08 08:21 Hello+World! 阅读(278) 评论(0) 推荐(0) 编辑