10 2021 档案

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摘要：1, 操作记录：1，两个通道共用主时钟和逻辑复位2，两个通道均为72bit不能满足同SLR并且同COLUMN的要求（因为一个COLUMN只有5个BANK,每个DDR控制器要3个BANK） 如果时钟源不在中间BANK时钟输入，则需要增加BUFG以及BACKBONE约束：由于无法满足同COLUMN要求： 阅读全文
posted @ 2021-10-24 17:15 Hello+World! 阅读(87) 评论(0) 推荐(0) 编辑