06 2020 档案

gcc
摘要：GCC, the GNU Compiler CollectionThe GNU Compiler Collection includes front ends for C, C++, Objective-C, F... 阅读全文
posted @ 2020-06-30 09:48 Hello+World! 阅读(268) 评论(0) 推荐(0) 编辑
linux基本操作/ubuntu
摘要：目录 linux下载命令curl 的用法指南解压zst文件linux中添加编译工具链的方法Linux 命令详解./configure、make、make install 命令Linux ARM交叉编译工具链制作过... 阅读全文
posted @ 2020-06-29 11:22 Hello+World! 阅读(1121) 评论(0) 推荐(0) 编辑
vivado总结
摘要：1、2、xci文件打开方法打开一个示例工程，然后通过添加源文件的方法把xci文件添加进来 3、(* ram_style="block" *) 阅读全文
posted @ 2020-06-29 10:03 Hello+World! 阅读(746) 评论(0) 推荐(0) 编辑
vim操作
摘要：1、vim跳转到指定行1、ngg/nG （跳转到文件第n行，无需回车）2、:n （跳转到文件第n行，需要回车）3、vim +n filename （在打开文件后，跳转到文件的第n行可以用G代替gg跳转到最后一行G... 阅读全文
posted @ 2020-06-29 09:32 Hello+World! 阅读(241) 评论(0) 推荐(0) 编辑
makefile
摘要：1、在Windows下使用make命令安装MinGW之后的windows系统便有了linux系统的感觉，可以直接使用make，gcc，ls等命令直接进行操作http://www.mingw.org/官网速度比较慢... 阅读全文
posted @ 2020-06-28 14:35 Hello+World! 阅读(133) 评论(0) 推荐(0) 编辑
git工具
摘要：1、安装现在好多开源项目都在github上，需要使用git工具来维护https://gitforwindows.org/2、在目标地址右击，选择打开bash3、md文件4、配置用户名 ... 阅读全文
posted @ 2020-06-28 14:35 Hello+World! 阅读(140) 评论(0) 推荐(0) 编辑
python使用
摘要：目录1、安装2、换源3、设置venv环境4、windows下报错：5、Doxygen6、Python2.x与3​​.x版本区别7、Sphinx8、编译optimsoc的help文件，对源码做了修改：9、pytho... 阅读全文
posted @ 2020-06-28 14:35 Hello+World! 阅读(734) 评论(0) 推荐(0) 编辑
dinigroup
摘要：https://www.dinigroup.com/https://tech.huanqiu.com/article/3w46Oo99Gvxhttp://xilinx.eetrend.com/d6-xilinx/... 阅读全文
posted @ 2020-06-28 09:56 Hello+World! 阅读(233) 评论(0) 推荐(0) 编辑
SDR 软件无线电
摘要：http://gnuradio.microembedded.com/http://mirrors.163.com/https://www.expreview.com/69419.html http://www.d... 阅读全文
posted @ 2020-06-27 13:45 Hello+World! 阅读(1284) 评论(0) 推荐(0) 编辑
波形文件（wlf/vcd/fsdb/shm/vpd）的区别
摘要：http://blog.sina.com.cn/s/blog_ddf93b6c0102y6lr.html 阅读全文
posted @ 2020-06-24 20:11 Hello+World! 阅读(334) 评论(0) 推荐(0) 编辑
HDMI接口
摘要：https://wiki.analog.com/resources/fpga/xilinx/kc705/adv7511 阅读全文
posted @ 2020-06-23 20:02 Hello+World! 阅读(121) 评论(0) 推荐(0) 编辑
wishbone bus
摘要：https://opencores.org/cdn/downloads/wbspec_b3.pdf 阅读全文
posted @ 2020-06-22 11:10 Hello+World! 阅读(120) 评论(0) 推荐(0) 编辑
OptiMSoC
摘要：目录简介：OptiMSoC是基于OpenRisc的多核SOC移植开发环境的搭建：or1k工具链编译及安装：gcc后端移植编译optimsoc linux镜像：1、make失败2、编译linux系统发现地址无法访问... 阅读全文
posted @ 2020-06-22 11:07 Hello+World! 阅读(493) 评论(0) 推荐(0) 编辑
xilinx官方设计指导
摘要：c_ug949 UltraFast 设计方法指南（适用于 Vivado Design Suite）ug903 Vivado Design Suite User Guide Using Constraints ... 阅读全文
posted @ 2020-06-19 10:16 Hello+World! 阅读(140) 评论(0) 推荐(0) 编辑
Essential of FPGA Design
摘要：链接: https://pan.baidu.com/s/1Nz4FrIfv2tmEztel_GYm5g 提取码: urjq 阅读全文
posted @ 2020-06-16 20:10 Hello+World! 阅读(75) 评论(0) 推荐(0) 编辑
ddr4测试
摘要：内存条参数：DDR4、 1.2V 、 rank(单/双) 、 是否带ECC 、 容量大小 、支持的频率xilinx的支持：需要注意虽然条子的标称频率很高，但FPGA不一定能全速支持。--------------... 阅读全文
posted @ 2020-06-16 11:41 Hello+World! 阅读(1066) 评论(0) 推荐(0) 编辑
PCIE测试
摘要：PCIE测试SWITCH 由于PCIe总线使用端到端的连接方式，一条PCIe链路只能连接一个设备。当一个PCIe链路需要挂接多个EP时，需要使用Switch进行扩展。一个标准的Switch具有一个上游端口和... 阅读全文
posted @ 2020-06-16 10:15 Hello+World! 阅读(2045) 评论(0) 推荐(0) 编辑
synplify
摘要：Synplify、Synplify Pro和Synplify Premier是Synplicity（Synopsys公司于2008年收购了Synplicity公司）公司提供的专门针对FPGA和CPLD实现的... 阅读全文
posted @ 2020-06-15 19:40 Hello+World! 阅读(399) 评论(0) 推荐(0) 编辑
USB PHY芯片
摘要：参考：https://www.zhihu.com/question/51436808ULPI_v1_1https://www.sparkfun.com/datasheets/Components/SMD/ULPI... 阅读全文
posted @ 2020-06-15 09:24 Hello+World! 阅读(4417) 评论(0) 推荐(0) 编辑
vcs+verdi
摘要：1、修改filelist2、控制台进如sim目录，设置环境变量 . /etc/profile3、make auto4、exit5、make verdi6、make wave ... 阅读全文
posted @ 2020-06-14 21:40 Hello+World! 阅读(664) 评论(0) 推荐(0) 编辑
oddr
摘要：xilinx ip核源码分析 阅读全文
posted @ 2020-06-12 18:11 Hello+World! 阅读(331) 评论(0) 推荐(0) 编辑
verilog开源项目
摘要：硬件应当和软件一样自由开源共享：1、opencores2、pudn3、githubhttps://github.com/cliffordwolf/picorv32https://github.com/T-head... 阅读全文
posted @ 2020-06-12 08:48 Hello+World! 阅读(1286) 评论(0) 推荐(0) 编辑
SGMII调试及丢包问题
摘要：使用88E1514和FPGA连接做以太网通信，走的是LVDS接口ip核使用:GMII转SGMII的桥，使用了同步SGMII模式，需要提供一路125MHz的同步时钟，并固定在1G模式。---------------... 阅读全文
posted @ 2020-06-11 18:01 Hello+World! 阅读(1545) 评论(0) 推荐(0) 编辑
iobuf
摘要：https://www.cnblogs.com/bayunaner/articles/9486766.html 阅读全文
posted @ 2020-06-11 09:28 Hello+World! 阅读(77) 评论(0) 推荐(0) 编辑
FPGA结构
摘要：SLICE registers Xilinx Virtex-5 FPGA的一个CLB包含两个Slice。Slice内部包含4个LUT（查找表）、4个触发器、多路开关及进位链等资源。部分Slice还包括分布式RA... 阅读全文
posted @ 2020-06-11 08:54 Hello+World! 阅读(293) 评论(0) 推荐(0) 编辑
TCL脚本
摘要：e.g.参考：ug912 Vivado Design Suite Properties Reference Guideug835 Vivado Design Suite Tcl Command Reference... 阅读全文
posted @ 2020-06-10 20:12 Hello+World! 阅读(249) 评论(0) 推荐(0) 编辑
vivado错误记录
摘要：参考：ug906 Vivado Design Suite User Guide Design Analysis and Closure Techniques --------------CLKC #1 Advis... 阅读全文
posted @ 2020-06-10 20:12 Hello+World! 阅读(995) 评论(0) 推荐(0) 编辑
UltraScale Architecture PCB DesignUser Guide
摘要：https://china.xilinx.com/support/documentation/user_guides/ug583-ultrascale-pcb-design.pdf ... 阅读全文
posted @ 2020-06-10 14:08 Hello+World! 阅读(159) 评论(0) 推荐(0) 编辑
SLR
摘要：UltraFast 设计方法指南（适用于 Vivado Design Suite)参考：https://china.xilinx.com/support/documentation/sw_manuals/xili... 阅读全文
posted @ 2020-06-10 14:05 Hello+World! 阅读(216) 评论(0) 推荐(0) 编辑
Xilinx Parameterized Macros
摘要：UltraScale ArchitectureLibraries GuideUG974 (v2020.1) June 3, 2020https://www.cnblogs.com/mikewolf2002/p/1... 阅读全文
posted @ 2020-06-10 13:34 Hello+World! 阅读(177) 评论(0) 推荐(0) 编辑
PLL与MMCM区别
摘要：设计方法指南PLL输出时钟和输入时钟之间的相位关系是未知的，但MMCM是可以选择对齐输入输出相位的。同时PLL只有两个输出时钟，而MMCM有6个。 在Xilinx的FPGA中，时钟管理器称为Clock Manag... 阅读全文
posted @ 2020-06-10 11:59 Hello+World! 阅读(4265) 评论(0) 推荐(2) 编辑
vivado手工布线
摘要：参考：如果不是关键时序路径，而且高扇出网络直接连接到触发器，对扇出超过25K的net插入BUFG：set_property CLOCK_BUFFER_TYPE BUFG [get_nets netName]对于一... 阅读全文
posted @ 2020-06-10 10:24 Hello+World! 阅读(937) 评论(0) 推荐(0) 编辑
FPGA面试题分析
摘要：。。。。 阅读全文
posted @ 2020-06-10 10:22 Hello+World! 阅读(99) 评论(0) 推荐(0) 编辑
UltraScale Architecture Clocking Resources
摘要：1、UltraScale architecture-based devices contain one CMT per I/O bank. The MMCMs serve asfrequency synthesi... 阅读全文
posted @ 2020-06-09 18:17 Hello+World! 阅读(219) 评论(0) 推荐(0) 编辑
LVDS、LVPECL、CML
摘要：LVDS and LVDS_25 (Low Voltage Differential Signaling)交流耦合的LVDS链路不同差分形式的互联：参考：1、ug5712、使用电容实现LVDS连接交流耦合的优点分... 阅读全文
posted @ 2020-06-09 09:48 Hello+World! 阅读(905) 评论(0) 推荐(0) 编辑
verilog时序优化
摘要：引入pipeline 流水线操作是优化时序的一种方法。竞争冒险：1、任何寄存器的反转都是有时间的，纯组合逻辑必然导致毛刺的产生，组合逻辑的结果中间寄存器作为同步可优化逻辑。 参考：FPGA设计高级技巧Xilinx... 阅读全文
posted @ 2020-06-06 18:29 Hello+World! 阅读(469) 评论(0) 推荐(0) 编辑
verilog语法笔记
摘要：当verilog赋值左右不对等时，数据默认都是放在低位的，而没有指定的高位默认置为0。比如：wr_op_list<=1'b1;write_buffer[63:63-7-8] <= {8'h99}; //对应[... 阅读全文
posted @ 2020-06-05 14:13 Hello+World! 阅读(322) 评论(0) 推荐(0) 编辑
Idelay进行时序调节
摘要：IODELAY_GROUP# PART is virtexu xcvu440flga2892############################################################... 阅读全文
posted @ 2020-06-05 08:52 Hello+World! 阅读(1222) 评论(0) 推荐(0) 编辑
Vivado综合属性：ASYNC_REG
摘要：转载：https://cloud.tencent.com/developer/article/1530601参考：置在同一个SLICE内，减少线延迟对时序的影响参考：ug974-vivado-ultrascale... 阅读全文
posted @ 2020-06-04 19:46 Hello+World! 阅读(557) 评论(0) 推荐(0) 编辑
verilog分频
摘要：//------------------------------------------------------------------------------// File : gig_ethern... 阅读全文
posted @ 2020-06-04 09:11 Hello+World! 阅读(200) 评论(0) 推荐(0) 编辑
Stratix 10
摘要：Intel Stratix 10 I/O 支持以下功能：• 单端，非基准电压和基准电压 I/O 标准• 低电压差分信（LVDS）、 RSDS、 mini-LVDS、 HSTL、 HSUL、 SSTL 和 POD ... 阅读全文
posted @ 2020-06-02 08:57 Hello+World! 阅读(194) 评论(0) 推荐(0) 编辑