03 2020 档案

摘要：Synth 8-5788:这个问题，提示的意思大概就是“变量置位和复位都有相同的优先级”，遇到这类似问题主要是没有在rstn时赋初始值，在rstn段给个初值"txclk_div<='b0;"，再次综合警告就没有了... 阅读全文

摘要：经常在添加Debug Core ILA 后会遇到这个问题，字面意思就是说“这个调试ram需要独立的时钟CLKARDCLK和CLKBRWCLK，但实际DRC时发现这两个时钟是一样的。”虽然不太明白，但可以看到问题... 阅读全文

摘要：有一段verilog代码我是这样写的：always @ ( posedge clk_125mhz or negedge rst_n)begin if(!rst_n) begin tx_data <=... 阅读全文