SystemVerilog -- bind用法
1. bind 优点
实现验证和设计的分离,将 module 或 program 或 interface 绑定到任意的设计模块或者其特定例化中(注意是可以将 interface 直接 bind 到 top module 中进行例化的)。
该功能可实现以下目的:
(1) 验证工程师可最少的改动原有设计代码和文件结构;
(2) 验证 IP 可以方便的绑定到特定的设计模块或者例化中;
2.bind 的语法
bind hierarchical_identifier container_select bind_instantiation;
- hierarchical_identifier: target, 要 bind 到的地方,可以是模块名或者例化名,一般是设计对象.
- container_select: 要 bind 的内容,可以使用 module/program/interface 来封装;
- bind_instantiation: 本次绑定的例化名,与 container_select 相对应
3. 使用示例
4.bind 的放置位置(补充)
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