随笔分类 -  FPGA learning

Xilnx FPGA 资源结构
摘要：Xilnx FPGA 资源结构 内容来自b站up: https://www.bilibili.com/video/BV1Aj421f7bx/?spm_id_from=333.1387.homepage.video_card.click&vd_source=a77ccc3c47c86e4bbe7c68 阅读全文
posted @ 2025-09-22 19:43 天刚刚破晓 阅读(96) 评论(0) 推荐(0)
lmk04828 使用记录
摘要：锁相环（PLL）原理 https://blog.csdn.net/m0_67400176/article/details/150207357 工作原理就是一个负反馈电路，鉴相器接收一个参考时钟（FREF）和 OSC 生成的时钟信号，比较两者的相位差，然后输出一个电压，经过一个滤波器，去控制OSC的生 阅读全文
posted @ 2025-08-20 16:26 天刚刚破晓 阅读(372) 评论(0) 推荐(0)
RFSOC data convert 使用杂记
摘要：data convert 的时钟输入：右下图可以看到，每个tile都可以有自己的时钟输入，pll打上勾就是要启用外部时钟输入，对应的框图上也会出现时钟输入的端口。但是这个端口是不用约束的，他是固定的引脚。 data convert 里，adc的数据是两路输出，dac的输入是一路。这样做ad-da环回 阅读全文
posted @ 2025-08-20 14:49 天刚刚破晓 阅读(67) 评论(0) 推荐(0)
初识 zynq GPIO
摘要：要不要在vivado里添加约束？ 先说结论：MIO 不用约束， EMIO 需要约束。 zynq里的GPIO分两种，一种叫MIO，一种叫EMIO。 其中，MIO 是独属于PS的，就像其他单片机自己的GPIO一样。 而，EMIO是PL侧的，但是可以通过EMIO扩展到PS，所以用EMIO是需要约束的。 他 阅读全文
posted @ 2025-08-13 18:57 天刚刚破晓 阅读(41) 评论(0) 推荐(0)
FPGA打拍消除亚稳态原理
摘要：先说结论 先介绍下亚稳态的概念： 信号不是一个标准电平（0或1），无法识别。 初次接触到打两拍这个方法的时候就不理解，第一个寄存器已经采到错误值了，第二个寄存器再采这个错误值怎么就对了呢？ 其实上面这个想法有个误区：我误以为第一个采到亚稳态信号的寄存器会把亚稳态的信号直接误判为0或1。 实际上这也是 阅读全文
posted @ 2025-08-08 16:51 天刚刚破晓 阅读(444) 评论(0) 推荐(0)
bink LED
摘要：FPGA 学习笔记1 本系列文章用于记录FPGA学习过程, 类似流水账,不做总结提炼. blink LED 设计 模块化设计, 这里分为 分频器, led控制器, 复位信号产生器. 实现 分屏器 module Clk_div #( parameter DIV = 5000 )( input i_cl 阅读全文
posted @ 2024-08-29 23:31 天刚刚破晓 阅读(62) 评论(0) 推荐(0)