0604
摘要：
1. -----> D ----> 的周期 | | |-<- T -<-|2. sequential -> timing; combinational -> logic;3. output can not directly use the input signal4. test 2 if one register, .v .sv case para synthesis ; full; unique case in sv 阅读全文
posted @ 2013-06-04 20:16 testset 阅读(100) 评论(0) 推荐(0) 编辑
