2017年4月18日
【VHDL】组合逻辑电路和时序逻辑电路的区别
摘要： 简单的说，组合电路，没有时钟；时序电路，有时钟。 ↓ 也就是说，组合逻辑电路没有记忆功能，而时序电路具有记忆功能。 ↓ 在VHDL语言中，不完整条件语句对他们二者的影响分别是什么？组合逻辑中可能生成锁存器，因为不完整语句的没写的一部分视为保持原值，需要锁存器来保存，锁存器的出发边沿就是写了的那部分的 阅读全文
posted @ 2017-04-18 19:50 隅子酱 阅读(2783) 评论(0) 推荐(0) 编辑