摘要：FPGA与CPLD的区别 系统的比较,与大家共享： 尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点: ①CPLD更适合完成各种算法和组合逻辑,FP GA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。 ②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。 ③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FP G 阅读全文

摘要：------------------------------------------------------------------------------------------------------------------------------------*******************************************************************************************************我在想，如果当初有人给我指导一下FPGA之路怎么走那该有多好啊！为了不想大家再走我经过的弯道，所以以自己的真实经历为鉴！如何学习F 阅读全文

摘要：不知大家有没有注意到，在使用VGA接口的时候，通常RGB三根线上都会接上各种各样大小的电阻，这是为什么呢？在讨论这个问题的时候，大家要明白VGA显示的是模拟信号，而非数字信号。那么在设计中又是怎样将数字信号转化为模拟信号的呢？大家先看下面这张图片：从图中可以看到，这是一个标准的VGA接口。RGB三端都接了一个270欧的电阻，这个电阻是起保护作用的，至于该接一个多大的电阻在此就不讨论了，有兴趣的朋友可以自行研究。不同的场合所接保护电阻的大小各一，在很多情况下通常接的是一个75欧的电阻，比如电视机里面通常接的就是这种。好了，言归正传，刚才我说VGA显示的模拟信号，可能有些同学会不明白，明明我们在设 阅读全文

摘要：使用内部振荡时钟的新发现近日，在网上看到一篇文章《让没有晶振的生活成为可能——UFM.[CPLD] 》，在使用MAXII 芯片集中的EPM241T100C5时，可以使用其内部晶振产生倍频时钟，我对此深表怀疑，而且经过实例验证得知此方法着实不符合实际情况。下面这摘自原作者：期间我尝试了下 发现结果与原作者的意思有点不同，假如例化时输出的CLK为5.56MHZ,按照上面的意思结果会出现倍频的效果，也就大约为10MHZ。可是我发现，输出不但没有倍频，反而是二分频，大约为2.74MHZ，而且其占空比约为3.14。我用modelsim-altera作gate level simulation其波形如下： 阅读全文

摘要：近日，在网上看到一篇文章《让没有晶振的生活成为可能——UFM.[CPLD] 》，在使用MAXII 芯片集中的EPM241T100C5时，可以使用其内部晶振产生倍频时钟，我对此深表怀疑，而且经过实例验证得知此方法着实不妥。下面这摘自原作者：期间我尝试了下 发现结果与原作者的意思有点不同，假如例化时输出的CLK为5.56MHZ,按照上面的意思结果会出现倍频的效果，也就大约为10MHZ。可是我发现，输出不但没有倍频，反而是二分频，大约为2.74MHZ，而且其占空比约为3.14。我用modelsim-altera作gate level simulation其波形如下：因此：我觉得原作者的结果应该不对的 阅读全文

摘要：一、十一种通用滤波算法(理论) 1、限幅滤波法（又称程序判断滤波法）A、方法： 根据经验判断，确定两次采样允许的最大偏差值（设为A） 每次检测到新值时判断： 如果本次值与上次值之差<=A,则本次值有效 如果本次值与上次值之差>A,则本次值无效,放弃本次值,用上次值代替本次值B、优点： 能有效克服因偶 阅读全文