摘要：unsigned与signed：想必大家在C语言是经常用到，可不知HDL语言中的unsigned与signed是否常用罗！其含义与C语言中的意思无异，区别主要是取值范围。unsigned和signed在一种类型下，unsigned表示在这个范围大小的整数，signed一般都是在这个范围内的从负到正，即其最高位为符号位。unsigned( 无符号整数 )：无符号整数 (unsigned) 和前面的" 标准逻辑" 向量 (std_logic_vector) 信号相似, 并且可以相互转换。注：定义无符号数时必须指明这个无符号整数的位数序列编号是从高到低 , 一定要使用 downt
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摘要：一、同步复位与异步复位1、同步复位与异步复位含义：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用Verilog描述如下：always@(posedgeclk)beginif(!Rst_n) ...end异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。用Verilog描述如下：always@(posedgeclkornegedgeRst_n)beginif(!Rst_n) ...end2、同步复位与异步复位优缺点：1、总的来说，同步复位的优点大概有3条： a、有利于仿真器的仿真。 b、可以使所设计的系统成为1
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摘要：全文地址：http://www.cnblogs.com/oomusou/archive/2008/11/25/sdram32.htmlAbstract在DE2因為只有一顆16 bit的SDRAM，儘管Nios II CPU是32 bit，存取SDRAM時必須透過Dyanamic Bus Sizing機制，花2個clk才能將32 bit資料讀取/寫入SDRAM；但DE2-70有2顆16 bit SDRAM，是否使用雙通道的方式，將這2顆16 bit SDRAM看成1顆32 bit SDRAM使用呢?Introduction這個做法是Mithril所提供，感謝Mithril無私的分享，我只是加以整
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摘要：全文地址：http://www.cnblogs.com/oomusou/archive/2008/10/11/verilog_alt_multadd.htmlAbstractz = a*b + c*d;一個很簡單的運算，該如何使用數位電路實現呢?Introduction使用環境：Quartus II 8.0在(原創) 如何設計2數相加的電路? (SOC) (Verilog)中，我們討論過如何實現y = a + b;但在實務上，其實最常用的是y = a*b + c*d，由於Verilog與數位電路本身的限制，不適合真的去實現很複雜的數學，就算真的實現出來，電路也跑不快，又佔resource，所以
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摘要：全文地址：http://hi.baidu.com/li0610302/blog/item/ffe232ed59e4dbd82f2e219e.html如何编写testbench的总结（非常实用的总结）1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。eg：inout [0:0]bi_dir_port;wire[0:0]bi_dir_port;reg[0:0]bi_
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摘要：原文链接：http://group.ednchina.com/56/31122.aspxAltera Forum精彩问答汇总I can't afford losing any of these invaluable information anymore! It is not too late if I start reading and collecting them from now on. I will look the threads through everyday as I do with my Hotmail E-mails and EETimes RSSs.It'
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摘要：转载地址：http://www.cnblogs.com/Jerome_Lee/archive/2009/11/19/1606358.html1、状态机的问题，尽量不要写出太大的状态机，宁愿用一些小型的状态机来相互关联。2、推荐大家使用timequest来做时序约束，好处是，它可能对你的时序约束和你的设计对照做分析，在做时序分析之前，先对你的约束做分析，然后告诉你，你有多少该做的事情而没有做的（为被约束的路径）还有多少你要求做的，而没有被做的（被忽略的时序要求）。3、对时钟的约束，要重点关注两个现象。首先是尽量少的在时钟路径上引入逻辑，否则可能造成了时钟和时钟之间的skew。另外就是一种上下沿都
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摘要：各厂商综合工具，对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不同的综合方式。语法为：/* synthesis, <any_company_specific_attribute = value_or_optional_value */下面就是Altera的几个常用的Synthesis attributesNopruneA Verilog HDL synthesis attribute that prevents the Quartus II software fr
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摘要：使用内部振荡时钟的新发现近日，在网上看到一篇文章《让没有晶振的生活成为可能——UFM.[CPLD] 》，在使用MAXII 芯片集中的EPM241T100C5时，可以使用其内部晶振产生倍频时钟，我对此深表怀疑，而且经过实例验证得知此方法着实不符合实际情况。下面这摘自原作者：期间我尝试了下 发现结果与原作者的意思有点不同，假如例化时输出的CLK为5.56MHZ,按照上面的意思结果会出现倍频的效果，也就大约为10MHZ。可是我发现，输出不但没有倍频，反而是二分频，大约为2.74MHZ，而且其占空比约为3.14。我用modelsim-altera作gate level simulation其波形如下：
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摘要：近日，在网上看到一篇文章《让没有晶振的生活成为可能——UFM.[CPLD] 》，在使用MAXII 芯片集中的EPM241T100C5时，可以使用其内部晶振产生倍频时钟，我对此深表怀疑，而且经过实例验证得知此方法着实不妥。下面这摘自原作者：期间我尝试了下 发现结果与原作者的意思有点不同，假如例化时输出的CLK为5.56MHZ,按照上面的意思结果会出现倍频的效果，也就大约为10MHZ。可是我发现，输出不但没有倍频，反而是二分频，大约为2.74MHZ，而且其占空比约为3.14。我用modelsim-altera作gate level simulation其波形如下：因此：我觉得原作者的结果应该不对的
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摘要：浅析quartus2中的几种技术视图标签: qaurtus2 technology viewer今天浅析一下软件中的几种视图，平时也许我们对他们的关注度不大，但是在实际中他们却是很有用的。一、Timing closure floorplan(时序收敛平面） 如图1所示，在该图中可以看到以下内容：一、可以看到程序综合布线后在FPGA中实际占的位置 二、可以选择查看各个节点的扇入扇出，以及该节点与其他的延时，可以作为时序收敛调整的依据 三、可以设置关键的路径的建立，保持时间参数（后面详解） 四、可以在该平面设置逻辑锁区域，还可以反标注逻辑锁区域（后面详解）二、RTL viewer(寄存器传输级视图
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