tdyizhen1314 - 博客园

变压器磁芯的基础知识介绍

摘要：一、Core磁芯磁芯具有高磁导率，高的磁导率意味着导磁能力很强，也可以说磁芯对产生磁通的阻力很小。磁芯使得变压器的初级绕组可以较小的励磁电流产生较大的磁感应强度（又叫磁通密度或磁力线密度）。磁芯为磁力线提供了“比较顺畅的通路”，使得大多数的磁力线被约束在磁芯内，使得磁能可以有效地向次级传递。磁芯阅读全文

posted @ 2024-09-29 13:51 tdyizhen1314 阅读(268) 评论(0) 推荐(0) 编辑

(笔记)深入解读EtherCAT时钟DC同步的三种模式

摘要：一、DC同步原理用EtherCAT的分布式时钟(DC)功能使从站设备同步指的是，总线中的第一个DC从站被定义为基准时钟，EtherCAT主站将基准时钟的时间分配至所有的从站。因此，EtherCAT主站周期性发送一个ARMW命令，以此读取存储在时钟主站的ESC（EtherCAT从站控制器）上适当的寄阅读全文

posted @ 2024-07-22 16:37 tdyizhen1314 阅读(1981) 评论(0) 推荐(0) 编辑

(笔记)FPGA多周期路径及set_multicycle_path详解

摘要：默认情况下综合工具会把每条路径定义为单周期路径，即源触发器在时钟的任一边沿启动（launch）的数据都应该由目的触发器在时钟的下一上升沿捕获（capture）。有的设计可能存在时序例外（timing exceptions），如多周期路径、虚假路径等。数据从起点到终点的传输时间需要一个时钟周期以上才阅读全文

posted @ 2024-03-14 11:19 tdyizhen1314 阅读(822) 评论(0) 推荐(0) 编辑

(笔记)Xenomai

摘要：注：可能是全网最详细介绍的一篇文章了，保存下来，给博主点赞！ Xenomai (学习笔记)-CSDN博客阅读全文

posted @ 2024-03-12 13:41 tdyizhen1314 阅读(27) 评论(0) 推荐(0) 编辑

(笔记)超实用的程序守护脚本，程序异常退出后自动重启程序

摘要：超实用的程序守护脚本，程序异常退出后自动重启程序 #!/bin/sh while true do PIDS=`ps -ef |grep ./test |grep -v grep | awk '{print $2}'` if [ "$PIDS" != "" ]; then echo $PIDS ech 阅读全文

posted @ 2024-03-11 08:37 tdyizhen1314 阅读(65) 评论(0) 推荐(0) 编辑

(笔记)Vivado操作之时序约束介绍

摘要：一、前言任何一个FPGA工程都需要设置相关的时序约束，下面将介绍Vivado中如何进行时序约束操作以及各种约束的使用方法。二、时序约束界面在一个工程运行到IMPLEMENTATION后，进入到左侧的Flow Navigator窗口，点击IMPLEMENTION下的Edit Constraint 阅读全文

posted @ 2024-03-08 14:55 tdyizhen1314 阅读(2212) 评论(0) 推荐(0) 编辑

(笔记)Linux信号（signal) 机制和信号量（semaphore）机制的区别

摘要：字面上相似，但是本质上存在巨大的差别！一、Linux信号（signal) 机制signal，又简称为信号（软中断信号）用来通知进程发生了异步事件。原理：一个进程收到一个信号与处理器收到一个中断请求可以说是一样的。信号是进程间通信机制中唯一的异步通信机制，一个进程不必通过任何操作来等待信号的到阅读全文

posted @ 2024-03-07 17:39 tdyizhen1314 阅读(782) 评论(0) 推荐(0) 编辑

(笔记)Linux下glog日志库的详细使用方法

摘要： Glog是一个开源的C++日志库，它提供了非常方便的日志记录功能。下面是使用Glog的详细步骤：一、安装Glog库您可以从Glog的官方网站（https://github.com/google/glog）下载Glog的源代码，然后进行编译和安装。在Linux系统下，您可以使用以下命令安装Glog 阅读全文

posted @ 2024-03-01 17:28 tdyizhen1314 阅读(1317) 评论(0) 推荐(0) 编辑

(笔记)Vivado使用技巧：阅读时序报告及分析时序路径

摘要： Vivado 中的时序报告可以快速定位时序违例的原因，因此，学会阅读时序报告有助于分析时序路径。Xilinx 官方文档 UG906 中介绍了如何在 Vivado 中阅读时序报告。 The Timing Path Summary displays the important information f 阅读全文

posted @ 2024-02-29 10:23 tdyizhen1314 阅读(1390) 评论(0) 推荐(0) 编辑

(笔记)FPGA设计性能优化策略漫谈（一）--时序优化

摘要： 1 速度优化 1.1 关键路径重组 FPGA逻辑设计中时序路径上的组合逻辑都会给路径增加延时，从而影响设计性能的往往只有几条关键的路径而已，所以可以通过减少关键路径上的组合逻辑单元数来减小该路径上的延时，从而达到优化的目的。关键路径重组技术多用于关键路径由多个路径组合而成的场合，而且这些被组合的路径阅读全文

posted @ 2024-02-28 16:20 tdyizhen1314 阅读(430) 评论(0) 推荐(0) 编辑