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AntiFragile【SenecaTellus】
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串口调试助手XCOM
摘要: https://pan.baidu.com/s/1hMkNY_zq0nqxfFnH4VRbDQ?login_type=qzone&_at_=1719989971664 https://blog.csdn.net/qq_40296728/article/details/132159837
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posted @ 2024-07-03 15:12 taylorrrrrrrrrr
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Verilog实现CRC32校验功能
摘要: https://blog.csdn.net/qq_39602762/article/details/110432764 一、基本原理CRC检验原理实际上就是在一个p位二进制数据序列之后附加一个r位二进制检验码(序列),从而构成一个总长为n=p+r位的二进制序列;附加在数据序列之后的这个检验码与数据序
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posted @ 2024-06-26 19:41 taylorrrrrrrrrr
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DDR3 控制器 MIG IP 详解完整版 (AXI4&Vivado&Verilog)
摘要: https://f.daixianiu.cn/csdn/6143086417077531.html https://github.com/taylorrrrrrrr/FPGA_DDR3_Ctrl https://blog.csdn.net/leon_zeng0/article/details/113
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posted @ 2024-05-24 14:42 taylorrrrrrrrrr
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【代码更新】标准差
摘要: 【代码更新】标准差 每513个点中,对前512个取其标准差,最后一个点不在计算范围内; 具体的过程是,将512点的平方和均值,减去,512个点的均值的平方 方差=用平方和的均值减去均值的平方得到方差 1 //用平方和的均值减去均值的平方得到方差 2 3 module downSampling( 4
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posted @ 2024-04-28 11:09 taylorrrrrrrrrr
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【代码更新】IIC时序——读写EEPROM
摘要: 【代码更新】IIC时序——读写EEPROM 整体代码: 1 // >50MHz >20ns 100KHz >10000ns 2 `timescale 1ns / 1ps 3 module eeprom_i2c#(parameter SCL_CYC = 1000)//100KHz 4 ( 5 inpu
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posted @ 2024-03-04 13:38 taylorrrrrrrrrr
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利用Linux自动编译Vivado工程
摘要: https://codetd.com/article/12458043、 利用Linux自动编译Vivado工程
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posted @ 2021-12-11 14:29 taylorrrrrrrrrr
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book 电子书转换 在线工具
摘要: https://convertio.co/download/911d3a3f39db0b2e39ed6e3c8acb31f6be786a/ Convertio
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posted @ 2021-10-31 17:27 taylorrrrrrrrrr
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UG474
摘要: 为了对工程的资源利用率进行优化,我们首先需要知道当前工程对资源的利用率情况。在Vivado下,我们可以查看工程的资源利用率情况,在下面这张图中,其罗列出了整个工程所使用的资源情况。首先,下面我们需要一一对LUT/LUTRAM/FF/DSP/IO/BUFG/MMCM这些英文所代表的含义作出解释: LU
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posted @ 2021-10-20 09:47 taylorrrrrrrrrr
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