Verilog设计中如何匹配变量的位宽？（$clog2系统函数）
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PGA开发技巧：Modelsim仿真.do文件详细解析 原创 -特权同学
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AX7035 资料
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Notepad++文本比较插件：Compare（重要的是免费）
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@（posedge clk）表示的是clk上升沿这个事件
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1、always:“一直做某事”@：事件的意思，@（posedge clk）表示的是clk上升沿这个事件，always@（posedge clk）表示的是每个clk上升沿事件做某事，常常表示的是时序逻辑 2、alway @ 后面跟的是你的事件触发信号，比如（posedge clk)意思就是当clk上 阅读全文
[Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.
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视频源 仿真
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Modelsim观察波形--基础操作
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