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AntiFragile【SenecaTellus】
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Modelsim观察波形--基础操作
摘要: https://blog.csdn.net/wd12306/article/details/129260115
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posted @ 2024-07-08 15:27 taylorrrrrrrrrr
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OV5640摄像头 FPGA'
摘要: https://www.cnblogs.com/moluoqishi/p/9506706.html https://www.cnblogs.com/cnlntr/p/14412096.html https://blog.csdn.net/H19981118/article/details/11550
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posted @ 2024-07-08 15:04 taylorrrrrrrrrr
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视频类接口DVP(Digital Video Port)
摘要: DVP(Digital Video Port)摄像头数据并口传输协议,提供8-bit或10-bit并行传输数据线、HSYNC(Horizontal sync)行同步线、VSYNC(Vertical sync)帧同步线和PCLK(Pixel Clock)时钟同步线。 https://blog.csdn
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posted @ 2024-07-05 16:41 taylorrrrrrrrrr
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DDR3 SDRAM 底层逻辑
摘要: 一.DDR3 SDRAM 1.基本介绍DDR3 SDRAM 英 文 全 称 “ Double-Data-Rate Three Synchronous Dynamic Random Access Memory”,译为“第三代双倍速率同步动态随机存取内存”或“同步动态随机存储器”,是动态随机存储器(Dy
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posted @ 2024-07-05 10:10 taylorrrrrrrrrr
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串口调试助手XCOM
摘要: https://pan.baidu.com/s/1hMkNY_zq0nqxfFnH4VRbDQ?login_type=qzone&_at_=1719989971664 https://blog.csdn.net/qq_40296728/article/details/132159837
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posted @ 2024-07-03 15:12 taylorrrrrrrrrr
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Verilog实现CRC32校验功能
摘要: https://blog.csdn.net/qq_39602762/article/details/110432764 一、基本原理CRC检验原理实际上就是在一个p位二进制数据序列之后附加一个r位二进制检验码(序列),从而构成一个总长为n=p+r位的二进制序列;附加在数据序列之后的这个检验码与数据序
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posted @ 2024-06-26 19:41 taylorrrrrrrrrr
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DDR3 控制器 MIG IP 详解完整版 (AXI4&Vivado&Verilog)
摘要: https://f.daixianiu.cn/csdn/6143086417077531.html https://github.com/taylorrrrrrrr/FPGA_DDR3_Ctrl https://blog.csdn.net/leon_zeng0/article/details/113
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posted @ 2024-05-24 14:42 taylorrrrrrrrrr
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【代码更新】标准差
摘要: 【代码更新】标准差 每513个点中,对前512个取其标准差,最后一个点不在计算范围内; 具体的过程是,将512点的平方和均值,减去,512个点的均值的平方 方差=用平方和的均值减去均值的平方得到方差 1 //用平方和的均值减去均值的平方得到方差 2 3 module downSampling( 4
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posted @ 2024-04-28 11:09 taylorrrrrrrrrr
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【代码更新】IIC时序——读写EEPROM
摘要: 【代码更新】IIC时序——读写EEPROM 整体代码: 1 // >50MHz >20ns 100KHz >10000ns 2 `timescale 1ns / 1ps 3 module eeprom_i2c#(parameter SCL_CYC = 1000)//100KHz 4 ( 5 inpu
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posted @ 2024-03-04 13:37 taylorrrrrrrrrr
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利用Linux自动编译Vivado工程
摘要: https://codetd.com/article/12458043、 利用Linux自动编译Vivado工程
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posted @ 2021-12-11 14:29 taylorrrrrrrrrr
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