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AntiFragile【SenecaTellus】
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coms ttl 电平
摘要: https://blog.csdn.net/hzbhao/article/details/127822972
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posted @ 2024-08-17 08:09 taylorrrrrrrrrr
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FPGA SDRAM接口设计
摘要: https://blog.csdn.net/qq_33231534/article/details/108731782
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posted @ 2024-08-06 08:53 taylorrrrrrrrrr
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Verilog设计中如何匹配变量的位宽?($clog2系统函数)
摘要: Verilog设计中如何匹配变量的位宽?($clog2系统函数) https://blog.csdn.net/wuzhikaidetb/article/details/121853295
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posted @ 2024-07-24 11:12 taylorrrrrrrrrr
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PGA开发技巧:Modelsim仿真.do文件详细解析 原创 -特权同学
摘要: https://blog.csdn.net/weixin_51236955/article/details/132620009 https://blog.csdn.net/weixin_41688854/article/details/121603089
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posted @ 2024-07-22 13:58 taylorrrrrrrrrr
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AX7035 资料
摘要: AX7035 链接:https://pan.baidu.com/s/1-hsvttZfwxruPTwSDoi1wQ 提取码:b3qu AX7035B资料链接:链接:https://pan.baidu.com/s/1Alq4gluRc_VwMF0V1tFvSw?pwd=6qah 提取码:6qah vi
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posted @ 2024-07-19 17:12 taylorrrrrrrrrr
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Notepad++文本比较插件:Compare(重要的是免费)
摘要: https://blog.csdn.net/gongqinglin/article/details/78596082
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posted @ 2024-07-19 15:32 taylorrrrrrrrrr
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@(posedge clk)表示的是clk上升沿这个事件
摘要: 1、always:“一直做某事”@:事件的意思,@(posedge clk)表示的是clk上升沿这个事件,always@(posedge clk)表示的是每个clk上升沿事件做某事,常常表示的是时序逻辑 2、alway @ 后面跟的是你的事件触发信号,比如(posedge clk)意思就是当clk上
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posted @ 2024-07-17 16:11 taylorrrrrrrrrr
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[Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.
摘要: [Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation. https://blog.csdn.net/shizhibuyi1234/arti
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posted @ 2024-07-11 15:33 taylorrrrrrrrrr
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视频源 仿真
摘要: https://www.cnblogs.com/amxiang/p/15102318.html Image2Lcd图片取模软件 https://blog.csdn.net/fantastic_sky/article/details/110530389
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posted @ 2024-07-11 14:01 taylorrrrrrrrrr
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SCCB时序 --
摘要: https://www.cnblogs.com/moluoqishi/p/9457069.html https://www.cnblogs.com/moluoqishi/p/9506706.html https://blog.csdn.net/weixin_43529046/article/deta
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posted @ 2024-07-09 14:36 taylorrrrrrrrrr
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