UG474

为了对工程的资源利用率进行优化，我们首先需要知道当前工程对资源的利用率情况。在Vivado下，我们可以查看工程的资源利用率情况，在下面这张图中，其罗列出了整个工程所使用的资源情况。首先，下面我们需要一一对LUT/LUTRAM/FF/DSP/IO/BUFG/MMCM这些英文所代表的含义作出解释：

 

 

LUT：Look-Up-Table，即查找表。

 

LUTRAM：

-资源利用率中的LUT是指设计中消耗的所有LUT，包括用做逻辑函数发生器的LUT（SLICEL中的LUT），也包括用做存储单元的LUT（SLICEM中的LUT）

-资源利用率报告中的LUTRAM是指设计中消耗的SLICEM中的LUT（用做分布式RAM/ROM或移位寄存器）

 

FF:Flip-Flops，触发器

 

BRAM:Block RAM，储存单元

 

DSP:运算单元（DSP48E1）

 

IO:输入输出管脚

 

BUFG: BUFG是把局部时钟转为全局时钟，减少时钟延迟。.它可以驱动所有的IO和逻辑，

 

MMCM:（Mixed-Mode Clock Manager）混合模式时钟管理器

 

IBUFDS：

IBUFDS原语用于将差分输入信号转化成标准单端信号，且可加入可选延迟。在IBUFDS原语中，输入信号为I、IB，一个为主，一个为从，二者相位相反。

 

MUX:F7AMUX, F7BMUX和 F8MUX三种复用器

 

为了更好的理解以上英文概念，我们先要知道FPGA中其内部结构。参考：xilinx官方文档UG474《7 Series FPGAs Configurable Logic Block》和White Paper《Xilinx 7 Series FPGAs:The Logical Advantage》。下表是一张Artix-7 FPGA CLB资源表：

 

在Xilinx 7系列的FPGA芯片中，其组成的基本单元为CLB（Configurable Logic Block）。CLB是实现时序逻辑组合逻辑电路的主要逻辑单元。一个CLB由两个Slice组成，每个Slice由4个6输入LUT、8个FF、复用器和算术进位单元组成。

 

 

同时SLICE有区分为二：SLICEL和SLICEM（没有看到缩写L/M全程，个人认为是Logic和Multiple缩写，从下面定义可以看出）。大约2/3的是SLICEL（只能用于logic），剩下的是SLICEM（还可以用于distributed RAMs/SRLs32/SRLs16）。

 

 

通过以上的分析，每个CLBs具体的资源配置如下：

 

 

好了，有了以上对Xilinx 7系列的FPGA芯片内部结构的基础认识。我们再来看看Vivado下那张资源利用率的图：

 

 

LUT：Look-Up-Table，即查找表。

LUT的作用是实现所有的逻辑函数，也就是类似于计算Y=A&B+C+D之类的算式结果！ 下图是一个查找表功能表：

 

 

LUT的一个重要功能是逻辑函数发生器。本质上，逻辑函数发生器存储的是真值表（Truth Table）的内容，而真值表则是通过布尔表达式获得。在vivado中，打开网表文件，选择相应的LUT，在property窗口中可以看到真值表。

 

下图是一个6输入查找表内部结构：

 

 

6输入查找表内部结构

例子：对于4输入的LUT而言，实际上就是4位地址位，一位数据位的存储器，能够存储16位数据，所以我们在FPGA设计中可以用LUT组建分布式的RAM。

 

 

LUTRAM：

-资源利用率中的LUT是指设计中消耗的所有LUT，包括用做逻辑函数发生器的LUT（SLICEL中的LUT），也包括用做存储单元的LUT（SLICEM中的LUT）

-资源利用率报告中的LUTRAM是指设计中消耗的SLICEM中的LUT（用做分布式RAM/ROM或移位寄存器）

 

FF:Flip-Flops，触发器

 

BRAM:Block RAM，储存单元

每个BRAM大小为36KB（RAMB36E1），由两个独立的18KB BRAM（RAMB18E1）构成。BRAM与查找表构成的分布式RAM的差异如表1.3所示。尽管BRAM可支持更多的功能，但这并不表明BRAM在任何场合都具有优势。对于一些小规模的数据存储，分布式RAM可获得与BRAM相媲美甚至比BRAM更好的性能（从功耗和速度两方面比较）。

 

 

DSP:运算单元（DSP48E1），7系列FPGA中运算单元为DSP48E1，它不仅可以实现逻辑运算，如与、或、异或，也可以实现算术运算，如加法、乘法、乘累加等。

 

IBUFDS：

IBUFDS原语用于将差分输入信号转化成标准单端信号，且可加入可选延迟。在IBUFDS原语中，输入信号为I、IB，一个为主，一个为从，二者相位相反。

 

如iserdes.v模块中

IBUFDS #(

.DIFF_TERM("TRUE"), // Differential Termination

.IBUF_LOW_PWR("FALSE"), // Low power="TRUE", Highest performance="FALSE"

.IOSTANDARD("LVDS_25") // Specify the input I/O standard

) Dclk_IBUFDS_inst (

.O(Adc_DCLK_p), // Buffer output

.I(Adc_DCLK_0_p_pin), // Diff_p buffer input (connect directly to top-level port)

.IB(Adc_DCLK_0_n_pin) // Diff_n buffer input (connect directly to top-level port)

);

参考文献：https://www.cnblogs.com/xiaoxuesheng993/p/9187499.html

 

全局时钟网络（BUFG、BUFH）、区域时钟网络（BUFR、BUFMR）和IO时钟网络（BUFIO）

 

BUFG:全局时钟缓存器

BUFH:水平时钟缓存器

BUFIO:IO时钟缓存器

BUFR:区域时钟缓存器

BUFMR:多区域时钟缓存器

MMCM:混合模式时钟管理器

PLL:锁相环

参考文献：

https://blog.csdn.net/weixin_46062412/article/details/114992793?utm_medium=distribute.pc_relevant.none-task-blog-2~default~BlogCommendFromBaidu~default-14.no_search_link&depth_1-utm_source=distribute.pc_relevant.none-task-blog-2~default~BlogCommendFromBaidu~default-14.no_search_link