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AntiFragile【SenecaTellus】
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【代码更新】IIC时序——读写EEPROM
摘要: 【代码更新】IIC时序——读写EEPROM 整体代码: 1 // >50MHz >20ns 100KHz >10000ns 2 `timescale 1ns / 1ps 3 module eeprom_i2c#(parameter SCL_CYC = 1000)//100KHz 4 ( 5 inpu
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posted @ 2024-03-04 13:38 taylorrrrrrrrrr
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AT24C04D 空间
摘要: https://b2b.baidu.com/q/aland?q=A8BDFBFDAAF9FD1F19070D1E030806722A1E156A61A8BDFBFDAAF9FD1B34740C04757579706F0D1596706D1E3E1D64092475797C2E0B7E04756A60
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posted @ 2024-10-15 15:12 taylorrrrrrrrrr
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Enterprise Architect使用教程
摘要: https://blog.csdn.net/m0_38010471/article/details/123185236
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posted @ 2024-09-30 15:07 taylorrrrrrrrrr
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AT24C02 | WriteCycleTiming延时过短导致的读写异常问题
摘要: https://blog.csdn.net/qq_36413982/article/details/122668424
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posted @ 2024-09-25 14:06 taylorrrrrrrrrr
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国产安路调试文档
摘要: https://www.fortune-co.com/News/newsDetail/id/600.html https://blog.csdn.net/qq_42189951/article/details/132838838
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posted @ 2024-09-10 14:28 taylorrrrrrrrrr
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coms ttl 电平
摘要: https://blog.csdn.net/hzbhao/article/details/127822972
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posted @ 2024-08-17 08:09 taylorrrrrrrrrr
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FPGA SDRAM接口设计
摘要: https://blog.csdn.net/qq_33231534/article/details/108731782
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posted @ 2024-08-06 08:53 taylorrrrrrrrrr
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Verilog设计中如何匹配变量的位宽?($clog2系统函数)
摘要: Verilog设计中如何匹配变量的位宽?($clog2系统函数) https://blog.csdn.net/wuzhikaidetb/article/details/121853295
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posted @ 2024-07-24 11:12 taylorrrrrrrrrr
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PGA开发技巧:Modelsim仿真.do文件详细解析 原创 -特权同学
摘要: https://blog.csdn.net/weixin_51236955/article/details/132620009 https://blog.csdn.net/weixin_41688854/article/details/121603089
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posted @ 2024-07-22 13:58 taylorrrrrrrrrr
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AX7035 资料
摘要: AX7035 链接:https://pan.baidu.com/s/1-hsvttZfwxruPTwSDoi1wQ 提取码:b3qu AX7035B资料链接:链接:https://pan.baidu.com/s/1Alq4gluRc_VwMF0V1tFvSw?pwd=6qah 提取码:6qah vi
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posted @ 2024-07-19 17:12 taylorrrrrrrrrr
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Notepad++文本比较插件:Compare(重要的是免费)
摘要: https://blog.csdn.net/gongqinglin/article/details/78596082
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posted @ 2024-07-19 15:32 taylorrrrrrrrrr
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