摘要： 做FFT时，要对乘法器的输出进行截位。看altera器件handbook时，handbok给出了一个表：这个表格说明只有两个输入信号都为无符号型的数据时，输出数据的数据类型才是无符号的。那该怎样截位呢？按理论，两个有符号数相乘，符号位有两个，符号相同的数相乘截位还好办，因为两个符号位是一样的，只去一个就可以了，若是两个符号不同的数相乘，也就是一个负数和一个正数相乘，其结果肯定是负的，但问题是两个符号位都是１吗？还是一个是１，一个是０．带着这个疑问，我对乘法器宏单元进行了仿真。仿真结构如下从仿真结果可以看出，无论相乘的两个数符号是否相同，但输出结果两个符号位是一致的，两个正数或两个复数相乘，符号 阅读全文

摘要： 以前，没怎么注意’timescale这个语法，但最近做FIR滤波器modelsim仿真时，那确实是被好好地它戏弄了一番。 在算fir滤波器输出频率与输入频率是否相等时，从波形上观察，频率跟相位都是相等的。但根据modelsim wave上波形的周期算出来的频率与我testbench所给的频率有很大的差距，被测模块产生的皮率整整比测试模块产生的频率大了1000倍。由于之前做modelsim的仿真很少，排错时也一直没注意，后来查看语法书才怀疑可能是这个上面出了问题。我之前是系统初始的‘timescale 1us/us,这样我产生的系统时钟就是以1us为单位的，整整比预期的频率小了一千倍。后面改为. 阅读全文