松—松 - 博客园

SystemVerilog -- 6.1 Interface ~ Introduction

摘要： SystemVerilog Interface Intro SystemVerilog 允许我们将多个信号组合在一起，并将它们表示为单个端口。所有这些信号都可以在一个地方声明和维护，并且易于维护。Interface 中的信号由 Interface 实例句柄访问。 Syntax Interface b 阅读全文

posted @ 2024-04-18 21:22 松—松阅读(361) 评论(0) 推荐(0) 编辑

SystemVerilog -- 6.0 Interface

摘要： SystemVerilog Interface What is an Interface ? Interface 是一种将信号封装到 block 中的方法。所有相关信号组合到一起形成一个接口块，以便可以将其重新用于其他项目。此外，与 DUT 和其它验证组件的连接也变的更加容易。interface E 阅读全文

posted @ 2024-04-15 21:35 松—松阅读(64) 评论(0) 推荐(0) 编辑

SystemVerilog -- 2.1 Data Types ~ New Data types

摘要： SystemVerilog logic and bit 在上一篇文章中，概述了主要数据类型。在本会话中，我们将研究 4-state 和 2-state 变量以及两种名为logic和bit的新数据类型。 4-state data types 除了 0 和 1 之外，还可以具有未知（X）和高阻态（Z）值阅读全文

posted @ 2024-04-13 21:32 松—松阅读(27) 评论(0) 推荐(0) 编辑

SystemVerilog -- 2.0 Data Types ~ Introduction

摘要： SystemVerilog Data Types SystemVerilog 是 Verilog 的扩展，也用作 HDL。Verilog 具有和数据类型来描述硬件行为。由于硬件验证可能变的更加复杂和苛刻，Verilog 中的数据类型不足以开发高效的测试平台和测试用例。因此，SystemVerilog 阅读全文

posted @ 2024-04-13 20:50 松—松阅读(22) 评论(0) 推荐(0) 编辑

SystemVerilog -- 1.1 Introduction ~ tb

摘要：我们需要一个称为testbench的环境对设计运行任何类型的仿真。 What is the purpose of a testbench ? Testbench允许我们通过仿真来验证设计的功能。它是一个容器，其中放置设计并使用不同的输入激励进行驱动。生成不同类型的输入刺激使用生成的激励驱动设计输阅读全文

posted @ 2024-04-13 13:22 松—松阅读(30) 评论(0) 推荐(0) 编辑

SystemVerilog -- 1.0 Introduction

摘要： Introduction What is SystemVerilog ? Verilog 和 VHDL 等硬件描述语言（HDL）用于描述硬件行为，以便将其转换为由组合门和顺序元素组成的数字快。为了验证 HDL 中的硬件描述是否正确，需要一种在 OOP 中具有更多功能的语言来支持复杂的测试过程，通常成阅读全文

posted @ 2024-04-13 11:44 松—松阅读(12) 评论(0) 推荐(0) 编辑

Verification -- Basic Concepts ~ 5. Assertion Based Verification

摘要： Assertion Based Verification 基于断言的验证（ABV）是一种将断言用作验证数字设计正确性的主要手段的技术。断言是描述在设计中必须始终为真的条件的语句，通常使用硬件描述语言（如 SystemVerilog 或 VHDL）编写。 ABV 背后的基本思想是结合使用功能和形式验证阅读全文

posted @ 2024-04-09 22:03 松—松阅读(52) 评论(0) 推荐(0) 编辑

Verification -- Basic Concepts ~ 4. Constraint Random Verification

摘要： Constraint Random Verification Constraint Random Verification (CRV) 是一种用于生成具有特定约束的随机测试用例的技术，以确保生成的输入激励满足某些设计要求。在 CRV 中，定义了一组捕获设计要求的约束，例如数据范围、时序要求和接口协阅读全文

posted @ 2024-04-09 21:24 松—松阅读(34) 评论(0) 推荐(0) 编辑

Verification -- Basic Concepts ~ 3. Directed Verification

摘要： Directed Verification Directed Verification 是一种功能验证，其中创建测试用例以执行数字设计的特定特性或功能。测试用例是根据规范的知识和设计的预期行为来设计的。Directed Verification 通常用于验证过程的早期阶段，即在执行随机或压力测试之前阅读全文

posted @ 2024-04-09 18:24 松—松阅读(20) 评论(0) 推荐(0) 编辑

Verification -- Basic Concepts ~ 2. Verification Stages

摘要： Verification Stages Verification 的不同阶段可能因所使用的特定验证流程或方法而异。但是，Verification 中的一些常见阶段包括：规划：在此阶段，定义验证目标、目的和范围，并制定验证计划。测试平台开发：此阶段设计开发一个测试平台环境，该环境可以激发设计并为阅读全文

posted @ 2024-04-08 18:34 松—松阅读(6) 评论(0) 推荐(0) 编辑