松—松 - 博客园

SystemVerilog -- 6.5 Interface ~ Clocking Block Part II

摘要： SystemVerilog Clocking Block Part II 时钟模块允许在指定的时钟事件对输入进行采样并驱动输出。如果提到时钟模块的输入skew,则该模块中的所有输入信号都将在时钟事件之前以skew时间单位进行采样。如果提到时钟模块的输出skew，则该模块中的输出信号都将在相应的时钟事阅读全文

posted @ 2024-04-28 21:48 松—松阅读(379) 评论(0) 推荐(0) 编辑

SystemVerilog -- 6.4 Interface ~ Clocking Blocks

摘要： SystemVerilog Clocking Blocks 默认情况下，模块端口和接口不指定信号之间的任何时序要求或同步方案。在clocking和endclocking之间定义的时钟块正是这样做的。它是与特定时钟同步的信号集合，有助于指定时钟和信号之间的定时要求。这将允许测试编写者更多地关注事务，阅读全文

posted @ 2024-04-27 09:35 松—松阅读(295) 评论(0) 推荐(0) 编辑

SystemVerilog -- 6.3 Interface ~ Modports

摘要：在接口中定义带有方向的modport列表，以对模块内的接口访问施加某些限制。关键字指示方向的声明方式与模块内部一样。 Syntax modport [identifer] ( input [port_list], output [port_list] ); 下面显示的是接口myInterface的定阅读全文

posted @ 2024-04-26 17:50 松—松阅读(286) 评论(0) 推荐(0) 编辑

SystemVerilog -- 6.2 Interface Bundles

摘要： Introduction涵盖了对接口的需求，如何实例化接口并将其与设计连接起来。设计有两种编写方式：通过使用现有接口名称专门使用该接口通过使用可以将任何接口传递到的泛型接口句柄显然，当接口定义更新到具有不同名称的较新版本时，泛型方法效果最佳，并且需要支持使用它的旧设计。 Example usi 阅读全文

posted @ 2024-04-19 15:13 松—松阅读(24) 评论(0) 推荐(0) 编辑

SystemVerilog -- 6.1 Interface ~ Introduction

摘要： SystemVerilog Interface Intro SystemVerilog 允许我们将多个信号组合在一起，并将它们表示为单个端口。所有这些信号都可以在一个地方声明和维护，并且易于维护。Interface 中的信号由 Interface 实例句柄访问。 Syntax Interface b 阅读全文

posted @ 2024-04-18 21:22 松—松阅读(496) 评论(0) 推荐(0) 编辑

SystemVerilog -- 6.0 Interface

摘要： SystemVerilog Interface What is an Interface ? Interface 是一种将信号封装到 block 中的方法。所有相关信号组合到一起形成一个接口块，以便可以将其重新用于其他项目。此外，与 DUT 和其它验证组件的连接也变的更加容易。interface E 阅读全文

posted @ 2024-04-15 21:35 松—松阅读(72) 评论(0) 推荐(0) 编辑

SystemVerilog -- 2.1 Data Types ~ New Data types

摘要： SystemVerilog logic and bit 在上一篇文章中，概述了主要数据类型。在本会话中，我们将研究 4-state 和 2-state 变量以及两种名为logic和bit的新数据类型。 4-state data types 除了 0 和 1 之外，还可以具有未知（X）和高阻态（Z）值阅读全文

posted @ 2024-04-13 21:32 松—松阅读(32) 评论(0) 推荐(0) 编辑

SystemVerilog -- 2.0 Data Types ~ Introduction

摘要： SystemVerilog Data Types SystemVerilog 是 Verilog 的扩展，也用作 HDL。Verilog 具有和数据类型来描述硬件行为。由于硬件验证可能变的更加复杂和苛刻，Verilog 中的数据类型不足以开发高效的测试平台和测试用例。因此，SystemVerilog 阅读全文

posted @ 2024-04-13 20:50 松—松阅读(26) 评论(0) 推荐(0) 编辑

SystemVerilog -- 1.1 Introduction ~ tb

摘要：我们需要一个称为testbench的环境对设计运行任何类型的仿真。 What is the purpose of a testbench ? Testbench允许我们通过仿真来验证设计的功能。它是一个容器，其中放置设计并使用不同的输入激励进行驱动。生成不同类型的输入刺激使用生成的激励驱动设计输阅读全文

posted @ 2024-04-13 13:22 松—松阅读(41) 评论(0) 推荐(0) 编辑

SystemVerilog -- 1.0 Introduction

摘要： Introduction What is SystemVerilog ? Verilog 和 VHDL 等硬件描述语言（HDL）用于描述硬件行为，以便将其转换为由组合门和顺序元素组成的数字快。为了验证 HDL 中的硬件描述是否正确，需要一种在 OOP 中具有更多功能的语言来支持复杂的测试过程，通常成阅读全文

posted @ 2024-04-13 11:44 松—松阅读(17) 评论(0) 推荐(0) 编辑