松—松 - 博客园

SystemVerilog -- 1.1 Introduction ~ tb

摘要：我们需要一个称为testbench的环境对设计运行任何类型的仿真。 What is the purpose of a testbench ? Testbench允许我们通过仿真来验证设计的功能。它是一个容器，其中放置设计并使用不同的输入激励进行驱动。生成不同类型的输入刺激使用生成的激励驱动设计输阅读全文

posted @ 2024-04-13 13:22 松—松阅读(14) 评论(0) 推荐(0) 编辑

SystemVerilog -- 1.0 Introduction

摘要： Introduction What is SystemVerilog ? Verilog 和 VHDL 等硬件描述语言（HDL）用于描述硬件行为，以便将其转换为由组合门和顺序元素组成的数字快。为了验证 HDL 中的硬件描述是否正确，需要一种在 OOP 中具有更多功能的语言来支持复杂的测试过程，通常成阅读全文

posted @ 2024-04-13 11:44 松—松阅读(9) 评论(0) 推荐(0) 编辑

Verification -- Basic Concepts ~ 5. Assertion Based Verification

摘要： Assertion Based Verification 基于断言的验证（ABV）是一种将断言用作验证数字设计正确性的主要手段的技术。断言是描述在设计中必须始终为真的条件的语句，通常使用硬件描述语言（如 SystemVerilog 或 VHDL）编写。 ABV 背后的基本思想是结合使用功能和形式验证阅读全文

posted @ 2024-04-09 22:03 松—松阅读(41) 评论(0) 推荐(0) 编辑

Verification -- Basic Concepts ~ 4. Constraint Random Verification

摘要： Constraint Random Verification Constraint Random Verification (CRV) 是一种用于生成具有特定约束的随机测试用例的技术，以确保生成的输入激励满足某些设计要求。在 CRV 中，定义了一组捕获设计要求的约束，例如数据范围、时序要求和接口协阅读全文

posted @ 2024-04-09 21:24 松—松阅读(29) 评论(0) 推荐(0) 编辑

Verification -- Basic Concepts ~ 3. Directed Verification

摘要： Directed Verification Directed Verification 是一种功能验证，其中创建测试用例以执行数字设计的特定特性或功能。测试用例是根据规范的知识和设计的预期行为来设计的。Directed Verification 通常用于验证过程的早期阶段，即在执行随机或压力测试之前阅读全文

posted @ 2024-04-09 18:24 松—松阅读(9) 评论(0) 推荐(0) 编辑

Verification -- Basic Concepts ~ 2. Verification Stages

摘要： Verification Stages Verification 的不同阶段可能因所使用的特定验证流程或方法而异。但是，Verification 中的一些常见阶段包括：规划：在此阶段，定义验证目标、目的和范围，并制定验证计划。测试平台开发：此阶段设计开发一个测试平台环境，该环境可以激发设计并为阅读全文

posted @ 2024-04-08 18:34 松—松阅读(5) 评论(0) 推荐(0) 编辑

Verification -- Basic Concepts ~ 1. Techniques

摘要： Verification Techniques 数字设计验证中使用了多种技术，包括：功能仿真：仿真涉及在计算机或仿真器上运行数字设计以验证其功能。仿真环境可能包括各种输入，例如测试向量，以确保设计按预期运行。形式验证：形式验证涉及使用数学证明来验证设计的正确性。该技术通常用于关键设计，例如安全阅读全文

posted @ 2024-04-06 18:24 松—松阅读(6) 评论(0) 推荐(0) 编辑

Verification -- Basic Concepts ~ 0. Introduction

摘要： Introduction AISC设计流程由几个步骤组成，包括 design specification、design entry、design synthesis、design verification、physical design and design sign-off. Design ver 阅读全文

posted @ 2024-04-06 17:49 松—松阅读(8) 评论(0) 推荐(0) 编辑

IC验证 -- 1. Verilog Testbench

摘要： What is a Verilog Testbench ? A Verilog Testbench is a simulation environment used to verify the functionality and correctness of a digital design des 阅读全文

posted @ 2024-03-31 19:00 松—松阅读(19) 评论(0) 推荐(0) 编辑

IC设计及验证学习网站

摘要： 1. 验证 1.1 chipverify.com 不仅包括SV、UVM语法介绍，还包括一些小型项目可以增加对验证的熟悉。 1.2 testbench.in 同样有SV、UV语法介绍和小项目。 1.3 verificationguide.com 同样有SV、UV语法介绍和小项目。 2. 设计 2.1 阅读全文

posted @ 2024-03-10 19:56 松—松阅读(25) 评论(0) 推荐(0) 编辑