松—松 - 博客园

SystemVerilog -- 11.2 SystemVerilog Concurrent Assertions

摘要： SystemVerilog Concurrent Assertions Concurrent Assertions描述了跨越仿真时间的行为，并且仅在时钟边沿发生时进行评估。 SystemVerilog Concurrent Assertions语句可以在与其它语句同时运行的模块、接口或程序块中指定。阅读全文

posted @ 2024-05-09 22:14 松—松阅读(21) 评论(0) 推荐(0) 编辑

SystemVerilog -- 11.1 SystemVerilog Immediate Assertions

摘要： SystemVerilog Immediate Assertions Immediate Assertions基于模拟事件语义执行，并且需要在过程块中指定。在模拟过程中，它的处理方式与语句中的表达式相同。if 如果表达式在执行语句时为true，则Immediate Assertions将通过，如果表阅读全文

posted @ 2024-05-08 22:16 松—松阅读(27) 评论(0) 推荐(0) 编辑

SystemVerilog -- 11.0 Introduction

摘要： SystemVerilog Assertions 系统的行为可以写成一个assertion，该assertion在任何时候都应该为真。因此，assertion用于验证定义为属性的系统的行为，也可用于功能覆盖。 What are properities of a design ? 如果assertio 阅读全文

posted @ 2024-05-07 22:02 松—松阅读(31) 评论(0) 推荐(0) 编辑

SystemVerilog -- 3.10 SystemVerilog Functions

摘要： SystemVerilog Functions SystemVerilog函数具有与Verilog中的function相同的特征。 Functions a的主要用途是返回一个可在表达式中使用且不能消耗模拟时间的值。function function不能具有时间控制语句，如@ # fork join 阅读全文

posted @ 2024-05-06 21:45 松—松阅读(117) 评论(0) 推荐(0) 编辑

SystemVerilog -- 3.9 SystemVerilog Events

摘要： SystemVerilog Event An是一个静态对象句柄，用于在两个或多个并发活动进程之间进行同步。一个进程将触发event，另一个thread的等待event。event 可以分配或其它event变量进行比较可以分配给null 当分配给另一个event时，两个变量都指向同一个同步对象可以阅读全文

posted @ 2024-05-05 21:58 松—松阅读(177) 评论(0) 推荐(0) 编辑

SystemVerilog -- 3.8 SystemVerilog case

摘要： SystemVerilog case SystemVerilog语句检查表达式是否与多个表达式和分支中的一个匹配。该行为与Verilog中的行为相同。case unique, unique0 case 所有case语句都可以由or关键字限定，以执行违规检查，就像我们在if-else-if构造中看到的阅读全文

posted @ 2024-05-05 21:07 松—松阅读(238) 评论(0) 推荐(0) 编辑

SystemVerilog -- 3.7 SystemVerilog 'unique' and 'priority' if-else

摘要： SystemVerilog 'unique' and 'priority' if-else 条件语句用于决定是否执行语句。if else SystemVerilog 引入了一下用于违规检查的构造。if else unique-if unique0-if priority-if unique-if, 阅读全文

posted @ 2024-05-05 20:44 松—松阅读(91) 评论(0) 推荐(0) 编辑

SystemVerilog -- 3.6 SystemVerilog 'break' and 'continue'

摘要： break module tb; initial begin // This for loop increments i from 0 to 9 and exit for (int i = 0; i < 10; i++) begin $display ("Iteration [%0d]", i); 阅读全文

posted @ 2024-05-05 19:59 松—松阅读(68) 评论(0) 推荐(0) 编辑

SystemVerilog -- 3.5 SystemVerilog repeat

摘要：一组给定的语句可以使用构造执行N次。repeat Syntax repeat (<number>) // Single Statement repeat (<number>) begin // Multiple Statements end Example #1 module tb; initial 阅读全文

posted @ 2024-05-05 19:48 松—松阅读(278) 评论(0) 推荐(0) 编辑

SystemVerilog -- 3.4 SystemVerilog forever loop

摘要： SystemVerilog forever loop 循环永远运行，或者无限时间运行。forever Syntax forever // Single statement forever begin // Multiple statements end 循环类似于下面Verilog中所示的代码。两者阅读全文

posted @ 2024-05-05 19:28 松—松阅读(97) 评论(0) 推荐(0) 编辑