SystemVerilog -- 11.4 SystemVerilog Assertions with time delay
摘要:
SystemVerilog Assertions with time delay 到目前为止,在之前的文章中,在每个时钟边沿检查了简单的布尔表达式。但是顺序检查需要几个时钟周期才能完成,并且时间延迟由符号指定。## ## Operator 如果a在任何给定时钟周期内不为高电平,则序列在同一周期内启动 阅读全文
posted @ 2024-05-10 21:38 松—松 阅读(31) 评论(0) 推荐(0) 编辑