SystemVerilog -- 11.2 SystemVerilog Concurrent Assertions
摘要：
SystemVerilog Concurrent Assertions Concurrent Assertions描述了跨越仿真时间的行为，并且仅在时钟边沿发生时进行评估。 SystemVerilog Concurrent Assertions语句可以在与其它语句同时运行的模块、接口或程序块中指定。 阅读全文
posted @ 2024-05-09 22:14 松—松 阅读(29) 评论(0) 推荐(0) 编辑
