SystemVerilog -- 11.1 SystemVerilog Immediate Assertions
摘要：
SystemVerilog Immediate Assertions Immediate Assertions基于模拟事件语义执行，并且需要在过程块中指定。在模拟过程中，它的处理方式与语句中的表达式相同。if 如果表达式在执行语句时为true，则Immediate Assertions将通过，如果表 阅读全文
posted @ 2024-05-08 22:16 松—松 阅读(24) 评论(0) 推荐(0) 编辑
