SystemVerilog -- 11.0 Introduction
摘要：
SystemVerilog Assertions 系统的行为可以写成一个assertion，该assertion在任何时候都应该为真。因此，assertion用于验证定义为属性的系统的行为，也可用于功能覆盖。 What are properities of a design ? 如果assertio 阅读全文
posted @ 2024-05-07 22:02 松—松 阅读(31) 评论(0) 推荐(0) 编辑
