SystemVerilog -- 3.0 SystemVerilog Loops
摘要:
SystemVerilog Loops What are loops ? loop是一段不断执行的代码。条件语句通常包含在循环中,以便在条件变为真时终止。如果loop永远运行,那么模拟将无限期挂起。 下表给出了 SystemVerilog 中不同类型的循环构造。 \ \ forever Runs t 阅读全文
posted @ 2024-05-03 20:27 松—松 阅读(37) 评论(0) 推荐(0) 编辑