SystemVerilog -- 6.0 Interface
摘要：
SystemVerilog Interface What is an Interface ? Interface 是一种将信号封装到 block 中的方法。所有相关信号组合到一起形成一个接口块，以便可以将其重新用于其他项目。此外，与 DUT 和其它验证组件的连接也变的更加容易。interface E 阅读全文
posted @ 2024-04-15 21:35 松—松 阅读(50) 评论(0) 推荐(0) 编辑
