摘要： SystemVerilog logic and bit 在上一篇文章中，概述了主要数据类型。在本会话中，我们将研究 4-state 和 2-state 变量以及两种名为logic和bit的新数据类型。 4-state data types 除了 0 和 1 之外，还可以具有未知（X）和高阻态（Z）值 阅读全文

摘要： SystemVerilog Data Types SystemVerilog 是 Verilog 的扩展，也用作 HDL。Verilog 具有和数据类型来描述硬件行为。由于硬件验证可能变的更加复杂和苛刻，Verilog 中的数据类型不足以开发高效的测试平台和测试用例。因此，SystemVerilog 阅读全文

摘要： 我们需要一个称为testbench的环境对设计运行任何类型的仿真。 What is the purpose of a testbench ? Testbench允许我们通过仿真来验证设计的功能。它是一个容器，其中放置设计并使用不同的输入激励进行驱动。 生成不同类型的输入刺激 使用生成的激励驱动设计输 阅读全文

摘要： Introduction What is SystemVerilog ? Verilog 和 VHDL 等硬件描述语言（HDL）用于描述硬件行为，以便将其转换为由组合门和顺序元素组成的数字快。为了验证 HDL 中的硬件描述是否正确，需要一种在 OOP 中具有更多功能的语言来支持复杂的测试过程，通常成 阅读全文